I/O 系统

输入/输出系统

以主机为中心 来看，将信息从外部设备传送到主机的过程称为 输入；将信息从主机传送到外部设备的过程称为 输出。

硬件和软件层

输入和输出系统中涉及到的组件很多，一种比较清晰的划分方式是按照硬件和软件进行分类：

• 软件层
  • 协议
    • 一套通信规则和标准，规定了主机与外设或主机之间如何交换信息。
  • 驱动程序
    • 操作系统用于控制和管理硬件设备的软件模块，是应用程序与硬件之间的桥梁。
• 硬件层
  • I/O 接口
    • 外部设备和主机之间进行数据传输时进行各种协调工作的逻辑部件，暴扣传输过程中速度的匹配、电平和格式转换等。
  • 总线
    • 计算机中各部件之间用来传输数据、地址和控制信号的物理通信线路集合，属于硬件层面的连接方式。
  • 外设
    • 输入设备：用于向计算机系统输入命令和本文或数据，比如鼠标和键盘。
    • 输出设备：用于将计算机系统的信息输出到外部进行显示、交换的部件。

I/O 接口

I/O 接口是主机与外设之间信息传输的桥梁，用于解决它们之间的同步与协调、工作速度的匹配和数据格式的转换等问题。 它在主机侧和外设侧各提供一个接口：主机侧为内部接口，通过系统总线和 CPU、内存相连；外设侧为外部接口，通过 USB、串/并行电缆等各种接口电缆与外设相连。

通过 I/O 接口，可以在 CPU、主存和外设之间建立一个高效的信息传输“通路”，这个“通路”即：CPU 和内存 —- I/O 总线 —- I/O 接口（带连接器插座的设备控制器）—- 电缆 —- 外设。一个 I/O 接口可以通过多个外部接口连接多个设备。

功能

• 数据缓冲：CPU 寄存器、主存等主机部件的存取速度比外设快很多，因此为了速度匹配，可将数据提前存到 I/O 接口中的数据缓冲区，用以中和高速系统组件和低速外部设备之间的速度差异
• 数据格式转换：主机和外设的数据格式不同，I/O 接口提供数据格式的相互转换，如串并转换、数模转换等
• 控制和定时：为来自系统总线的控制信号和定时信号提供控制和定时逻辑，对内部资源及外设间动作的先后关系进行协调，并对数据通信过程进行控制
• 错误或状态检测：提供可以保存各种状态信息的状态寄存器，CPU 通过读取这些寄存器来了解接口和外设的出错情况或状态
• 与主机和设备通信：上述四个功能都必须通过主机与 I/O 接口之间和 I/O 接口与外设之间的通信来完成

I/O 端口

I/O 端口（Input/Output Port）是计算机系统中用于处理器与外部设备（如键盘、鼠标、显示器、打印机等）之间进行数据交换的接口。它们是硬件和软件交互的关键部分，允许处理器通过特定的地址与外设通信。

组成部分

I/O 端口可以根据其功能和传输的数据类型进行分类：

• 数据端口：用于传输实际的数据。
• 状态端口：用于传输外围设备的状态信息，例如设备是否准备好。
• 控制端口：用于传输控制命令，例如启动或停止设备。

编址方式

为了方便 CPU 对于 I/O 端口的访问，需要对各个端口进行编号，每个端口对应一个端口地址。

编址方式主要统一编址和独立编址两种。

1. 统一编址（Memory-Mapped I/O），也叫：
   • 特点：I/O 端口的地址被映射到系统的内存地址空间，处理器像访问内存一样访问 I/O 设备（常见于 ARM 架构）。
   • 优点：访问 I/O 端口和访问内存单元一样，所有访问内存的指令都可以访问 I/O 端口，不用设置专门 的 I/O 指令；也不需要专用的 I/O 端口控制信号，简化了系统总线。
   • 缺点：占用一部分 CPU 地址空间。划出的端口地址范围，不能再作为内存地址使用，所以减少了内存地址空间。
2. 独立编址 （Isolated I/O）：
   • 特点：I/O 端口使用独立的地址空间，与内存地址分开，处理器使用专门的 I/O 指令访问（常见于 x86 架构）。
   • 优点：不占用内存空间，而且 I/O 端口地址线根数少，译码电路简单。
   • 缺点：需要专用的控制信号和专用的 I/O 指令。

I/O 方式

程序查询方式

程序查询方式不断轮询设备状态以判断其是否可以进行数据传输，数据从 设备 → CPU → 主存。

程序查询方式包含以下步骤：

1. 查询：CPU 定期查询或检查 I/O 设备的状态寄存器，查看设备是否准备就绪。
2. 判断：如果设备未就绪，CPU 会继续执行其他任务或持续轮询；如果设备就绪，则进行数据传输。
3. 数据传输：CPU 直接与 I/O 设备交换数据，可以是读操作或写操作。
4. 结束：数据传输完成后，CPU 继续执行其他任务，同时继续轮询 I/O 设备状态。

程序中断方式

在程序中断方式中，当 I/O 设备准备好进行数据传输时，会触发一个硬件中断来通知 CPU。 CPU 会暂停当前正在执行的任务，处理中断，然后恢复执行被中断的任务。

相比于轮询方式，CPU 在执行程序中断之前不需要一直检查 IO 设备的状态，这提升了效率。

基础概念

• 系统中断向量 ：系统中断向量是一个指向中断处理程序入口地址的指针。
• 中断向量表 （Interrupt Vector Table, IVT）：
  • IVT 是一个数据结构，它将中断号映射到中断处理程序的地址。
  • 每个中断向量都包含中断处理程序的入口地址。
• 中断服务程序 （Interrupt Service Routine, ISR）：中断处理程序是一段特殊的代码，用于响应特定的中断事件。
  • 保存被中断程序的上下文（寄存器状态等）。
  • 处理中断事件，例如读取硬件设备的数据、响应软件错误等。
  • 恢复被中断程序的上下文，使程序能够从中断点继续执行。

CPU 可以通过 INT <中断号> 指令来执行特定的中断。 当中断发生时，CPU 会根据 中断向量表基址寄存器（IVTBR）查找中断向量表的起始地址，再使用中断号（中断类型）作为表下标找到相应的中断向量。 然后，CPU 会使用中断向量中的地址，跳转到对应的中断处理程序执行。

中断处理过程

上图给出了一个详细的计算机中断处理过程的图例。 不同计算机的中断处理过程不同，考察该知识点的题目也经常没有统一的标准。 这里为了方便说明，以一个 单级中断系统 为例，为大家说明中断处理的过程，可以帮助大家应付绝大多数相关考题：

1. 中断触发：
   • 外设向计算机发送一个 IRQ（中断处理请求）。
2. 中断识别：
   • 处理器完成当前指令的执行，并开始中断处理过程。
   • 处理器检查确定哪个中断被触发。如果中断使能，处理器会响应这个中断信号。
3. 中断屏蔽（关中断）：
   • 在执行中断服务程序之前，处理器会禁止或优先级屏蔽进一步的中断，以防止中断处理程序被其他中断打断。
4. 保存断点：
   • 处理器会保存当前任务的位置和状态，通常包括程序计数器（PC）、程序状态字（PSW）和其他必要的寄存器，以便中断处理完成后能够恢复。
5. 中断服务寻址：
   • 根据中断号在中断向量表中找到中断向量。
6. 执行中断服务程序：
   • 处理器根据中断向量跳转到相应的中断服务程序（ISR），中断服务程序包含以下内容：
     • 保存现场：程序使用的通用寄存器。
     • 处理中断事件（核心业务逻辑）
     • 恢复现场：恢复之前保存的现场来恢复中断之前执行的任务。
     • 中断返回（开中断、恢复断点）：执行一条专门的中断返回指令（比如 IRET 指令），该指令将程序计数器（PC）和程序状态字（PSW）等恢复到中断前的值，然后继续执行中断之前的程序。

对于中断处理过程，大家需要注意两点：

• 断点 和 现场 的区别。
• 哪些步骤是硬件完成的，哪些步骤是软件完成的。

下图给出了软硬件在中断处理过程中的职责，与上述过程相对应：

单级中断

若 CPU 在执行中断服务程序的过程中，又出现了新的更高优先级的中断请求，而 CPU 对新的中断请求不予响应，则这种中断称为单重中断。

上文我们提到的 中断处理过程 就是以单级中断为例的。对于单级中断，中断控制非常简单，直接使用 FLAGS 寄存器 中的 IF 标志位即可：

• IF = 1（中断使能）：允许 CPU 响应中断请求（IRQ）。
• IF = 0（中断禁止）：CPU 忽略外设或中断源发出的中断请求。

多重中断

多重中断，也称为中断嵌套，是指在 CPU 执行中断服务程序的过程中，若出现新的更高优先级的中断请求，CPU 能够暂停当前的中断服务程序，转而处理新的中断请求。这种机制允许系统更高效地响应高优先级事件。

要实现多重中断，CPU 必须满足以下条件：

• 开中断设置：在中断服务程序中，需提前设置开中断指令，以允许更高优先级的中断请求被响应。如果中断服务程序中未开启中断，则新的中断请求将被延迟处理。
• 优先级机制：高优先级的中断源有权打断低优先级的中断源。系统中通常通过硬件或软件定义中断优先级，以确保关键任务优先得到处理。

中断屏蔽

中断屏蔽技术用于动态调整中断处理的优先级。每个中断源对应一个屏蔽触发器，触发器的值为 1 表示屏蔽该中断源的请求，值为 0 表示允许该中断源正常申请。所有屏蔽触发器组合形成一个屏蔽字，存储在屏蔽字触发器中，用于控制中断请求的接受与否。

如上图所示，屏蔽字的每一位对应一个中断源，控制在执行某个中断服务程序时是否屏蔽其他中断源的请求。例如，若中断源 B 的优先级高于 C 和 D，则在处理 B 的中断时，需屏蔽 B、C、D 的中断请求，屏蔽字可能设置为 0100。这种机制确保高优先级中断的执行不被低优先级中断干扰，同时允许更高优先级的中断嵌套。

根据是否可以被屏蔽，中断分为 可屏蔽中断（Maskable Interrupt）和 不可屏蔽中断（Non-Maskable Interrupt, NMI）：

可屏蔽中断是指可以通过设置屏蔽触发器或屏蔽字来暂时阻止其请求的中断。这类中断通常与非紧急事件相关，例如外部设备的数据传输请求。

系统可以通过屏蔽字动态调整哪些可屏蔽中断可以触发，以优化中断处理的优先级和系统资源分配。例如，在执行高优先级任务时，可以屏蔽低优先级的可屏蔽中断，以避免不必要的上下文切换。

不可屏蔽中断是指无法通过屏蔽字或屏蔽触发器阻止的中断，通常与系统关键事件相关，例如硬件故障、电源异常或严重错误。这类中断具有最高优先级，确保系统能够在紧急情况下立即响应。

由于其不可屏蔽的特性，NMI 的设计旨在保证系统的可靠性和安全性，但需要谨慎使用，因为它们会强制打断当前任务，包括其他中断服务程序。

在硬件设计中，可屏蔽中断和不可屏蔽中断通过不同的信号线连接到 CPU 的引脚上。以 x86 架构为例，NMI 信号通过特定的 NMI 引脚输入，而 INTR 信号由可编程中断控制器（如 8259A）管理，分别管理不同类型的中断：

• INTR ：接收可屏蔽中断，处理常规外设中断，如串口通信、USB 设备插拔或定时器中断。系统通过屏蔽字动态控制 INTR 的优先级和响应时机。
• NMI ：接收不可屏蔽中断，处理严重错误，如内存校验错误、电源失效等。

DMA 方式

DMA（Direct Memory Access，直接内存访问）是一种计算机系统的 I/O（输入/输出）方式，它允许外部设备直接访问主内存而无需 CPU 的干预。

有了上面的程序中断方式，虽然在一定程度上实现了 CPU 和外设的并行工作，但并不完全并行。CPU 只是在外设的数据准备阶段可以去执行其他程序而不需要原地等待，在执行中断服务程序传输数据时仍要全程参与。因此如果是高速 I/O 设备，CPU 仍要频繁的暂停现行程序去处理中断。 DMA 方式就是为了解决程序中断方式的这种缺陷，它增加了“数据传输过程与主程序并行工作”的特点。

原理

DMA 让数据传送不再需要经过 CPU，而是直接在外设和内存之间开辟一条“直接数据通路”，使得数据传送期间不再需要占用 CPU 时间处理中断、保护断点和恢复 CPU 现场等繁琐操作。

在 DMA 方式中，CPU 只参与预处理（CPU 通过初始化程序来设置 DMA 控制器的个参数寄存器的初始值，如内存首地址、字计数值等）和后处理过程（传送完成后 CPU 会进行数据校验等工作）。通常适用于以块读写的设备。

DMA 控制器

DMA 控制器由以下若干组件构成：

• 主机 - 控制器接口
  • DR（数据寄存器）：暂存从设备到内存或从内存到设备的数据。
  • MAR（内存地址寄存器）：暂存数据在内存中的地址。
  • DC（数据计数器）：表示剩余要读/写的字节数。
  • CR（命令/状态寄存器）：用来存放 CPU 发来的 I/O 命令，或设备的状态信息。
• I/O 控制逻辑
• 块设备 - 控制器接口

步骤

DMA 方式与中断 I/O 方式一样，也是采用“请求 - 响应”的方式，只是中断 I/O 方式请求的是处理器的时间，DMA 方式请求的是总线控制权。如下图，为进程 P1 在磁盘和主存之间进行数据交换的过程示意图：

DMA 进行 I/O 传输包含如下过程：

1. 预处理：在进行 DMA 传输之前，CPU 需要进行初始化设置，包含源地址、目标地址、数据传输长度以及数据传输方向。
2. DMA 请求：外设向 DMA 控制器发送 DMA 请求，并向 CPU 发送总线请求。
3. 获取总线控制权：CPU 响应总线请求，发出总线响应信号，DMA 控制器接管总线控制权，进行 DMA 操作周期。
4. 数据传输：DMA 控制器进行数据传输，这个过程不需要 CPU 的干预。
5. 释放总线控制权：一旦 DMA 控制器完成数据传输，它会发出 DMA 传输完成信号，通知外设设备数据已经传输完毕。同时 DMA 控制器会释放总线控制权，使 CPU 可以继续执行其他任务。

使用总线方式

在 DMA 方式中，DMA 接口和 CPU 共享主存，因此它们同时访问主存时，会出现总线的争用问题，为了实现主存的分时复用，有以下三种方法：

1. 总线独占 （Bus Mastering）:
   • 在这种模式下，DMA 控制器会取得对总线的独占控制权。在传输期间，CPU 将无法访问内存，因为总线已经被 DMA 控制器占用了。
   • 在独占期间，CPU 通常会执行不涉及内存访问的指令，如计算或寄存器操作，或者进入等待状态直到 DMA 操作完成。
2. 周期挪用 （Cycle Stealing，也叫做循环窃取）:
   • 在循环窃取模式下，DMA 控制器会逐个窃取总线周期来进行数据传输，而不是一次性占据所有的总线周期。
   • 这意味着 CPU 在 DMA 控制器未使用总线时仍然可以访问内存。因此，DMA 和 CPU 会交替使用总线，通常不会显著影响 CPU 的操作。
3. 分时多路复用 （Time-Division Multiplexing）:
   • 在分时多路复用模式下，DMA 控制器和 CPU 会在预定的时钟周期内轮流使用总线。
   • 这种方式确保了 CPU 和 DMA 控制器都可以在它们的时隙内访问内存，但都无法全时段访问。