存储系统

• 1: 存储系统
• 2: 多模块存储器
• 3: 外存
• 4: Cache
• 5: 虚拟存储器

# 存储器层次结构

## 存储器分类

## 层次化存储器的基本结构

## 半导体随机存取存储器

- SRAM存储器
- DRAM存储器
- Flash存储器

## 主存储器

- DRAM芯片和内存条
- 多模块存储器
- 主存和CPU之间的连接

## 外部存储器

- 磁盘存储器
- 固态硬盘

## 高速缓冲存储器

- cache的基本原理
- cache和主存之间的映射方式
- cache中主存块的替换算法
- cache写策略

## 虚拟存储器

- 基本概念
- 页式虚拟存储器
- 段式虚拟存储器
- 段页式虚拟存储器

1 - 存储系统

存储系统的层次结构

存储系统是计算机体系结构的核心组成部分之一，用于存储程序指令和数据，以支持处理器的运算需求。为了平衡速度、容量和成本，现代计算机采用了分层存储体系结构，从最快速但容量有限的 寄存器 到容量大但速度较慢的辅助存储设备，形成了存储层次结构。

如上图所示，越靠近金字塔上层的容量越小但速度越快，越靠近金字塔下层的容量越大但速度越慢。计算机的存储系统包含以下层次：

1. 寄存器（Registers）
   • 寄存器是位于处理器内部的最快速存储单元。
   • 它们提供极快的数据访问速度，但其容量非常有限。
   • 典型访问延迟：约 0.2～1 ns（通常只需 1 个 CPU 时钟周期）。
2. 一级缓存（L1 Cache）
   • L1 缓存位于处理器内部，比寄存器空间稍大，速度比 L2 和 L3 Cache 更快。
   • 它通常分为 数据缓存（用于存储数据）和 指令缓存（用于存储指令）。
   • 典型访问延迟：约 0.5～1.5 ns（约 2～5 个 CPU 时钟周期）。
3. 二级缓存（L2 Cache）
   • L2 缓存比 L1 缓存大，并且位于处理器和主内存之间。
   • 它的速度比 L1 慢，但比主内存快。
   • 典型访问延迟：约 2～5 ns（约 10～20 个 CPU 时钟周期）。
4. 三级缓存（L3 Cache）
   • 在某些系统中，还有 L3 缓存，这是一种更大但速度更慢的缓存。
   • 它位于 L2 缓存和主内存之间，旨在进一步减少对主内存的访问。
   • 多个 CPU 核心通常共享同一个 L3 Cache。
   • 典型访问延迟：约 10～20 ns（约 30～70 个 CPU 时钟周期）。
5. 主存（RAM）
   • 就是我们常说的内存，比缓存慢，但比硬盘快得多，并且容量比缓存大。
   • 主存 用于存储正在运行的程序和当前使用的数据。
   • 典型访问延迟：约 50～100 ns（约 150～300 个 CPU 时钟周期）。
6. 辅助存储（如硬盘驱动器或固态驱动器）
   • 辅助存储设备提供大量的永久存储。
   • 与 RAM 相比，这些设备访问速度较慢，但能够存储更多的数据，并且在断电时不会丢失数据。
   • 机械硬盘（HDD）和 固态硬盘（SSD）是常见的辅助存储设备。
   • 典型访问延迟：
     • NVMe SSD：约 20～100 μs（微秒）
     • SATA SSD：约 50～200 μs
     • 机械硬盘（HDD）：约 5～15 ms（毫秒）

可以发现，相邻两层存储器之间通常都存在 数倍甚至数十倍 的速度差异。例如，从 L3 Cache 访问数据只需十几纳秒，而访问 主存 往往需要几十纳秒；如果数据需要从 SSD 或 HDD 中读取，则访问时间又会增加到微秒甚至毫秒级，相比 Cache 慢了数千到数百万倍。因此，如果 CPU 每次访问数据都直接访问主存或磁盘，将会有大量时间处于等待状态，计算能力无法得到充分发挥。

存储器层次结构的主要思想是：上一层存储器作为下一层存储器的高速缓存。当 CPU 要读取某个数据时，会优先在速度最快的存储器中查找：

• 先访问 Cache；
• 如果 Cache 中没有（发生 Cache Miss），则访问 主存；
• 如果 主存 中也没有，则访问磁盘，此时数据会先从磁盘调入 主存，再从 主存 调入 Cache，最后供 CPU 使用。

Cache—主存层 主要解决 CPU 和主存之间巨大的速度差异问题。主存和 Cache 之间的数据调动完全由 硬件自动完成，程序员通常无需关心数据何时进入或离开 Cache。

主存—辅存层 主要解决存储系统容量不足的问题。主存和 辅存 之间的数据调动由 硬件和操作系统共同完成（例如虚拟内存、分页机制），对于应用程序员来说也是透明的。程序只需按照统一的地址空间访问数据，而无需关心数据当前位于主存还是磁盘中。

RAM

半导体随机存储器的英文为 Semiconductor Random-Access Memory（RAM）。

首先说明这个名称中各部分的含义：

• 半导体：这种存储器使用硅等半导体材料制造，晶体管是构成半导体存储器的基本器件。
• 随机访问：可以通过地址直接访问存储器中的任意位置，并且访问不同位置所需的时间基本相同。它不同于磁带等需要按照顺序查找数据的存储设备。

随机存储器主要分为 SRAM 和 DRAM 两种。

SRAM

SRAM（Static RAM，静态随机存取存储器）使用触发器构成基本存储单元。一个 SRAM 存储单元通常由 4～6 个晶体管 组成，用于存储 1 bit 数据，如下图所示：

只要电源持续供应，触发器的状态就可以一直保持，因此 SRAM 不需要刷新。

SRAM 主要用于 CPU 的 Cache（L1/L2/L3）、寄存器文件以及嵌入式系统中的小容量高速存储器。

DRAM

DRAM（Dynamic RAM，动态随机存储器）使用 1 个晶体管（Transistor） 和 1 个电容器（Capacitor），即 1T1C 结构，构成基本存储单元。每个存储单元存储 1 bit 数据。

与 SRAM 使用触发器保存状态不同，DRAM 利用电容器中是否存有电荷表示数据。由于电容器会随着时间不断漏电，因此数据不能永久保持，必须定期进行 刷新（Refresh），重新恢复电容器中的电荷。

DRAM 具有 集成度高、成本低、容量大 等特点，因此主要用于计算机的 主存、显卡显存等大容量存储设备。

二维阵列与行列地址

DRAM 和 SRAM 在宏观上都采用 二维存储阵列 组织数据，并通过字线和位线访问存储单元。二者的主要区别在于所使用的 基本存储单元 不同。

DRAM 中：

• 每个 存储单元（Cell） 只能存储 1 bit 数据；
• 电容器（Capacitor） 用于保存电荷：
  • 有电荷通常表示 1；
  • 无电荷通常表示 0；
• 晶体管（Transistor） 相当于一个开关，由 字线（Word Line） 控制；

由于一个 Cell 只能保存 1 bit 数据，而计算机通常一次需要读写多个 bit，因此一个 可寻址地址（Addressable Location） 往往对应多个 Cell 共同组成。

例如，一个 4 bit 宽的 DRAM 芯片，每个可寻址地址对应 4 个 Cell，分别存储这 4 个 bit。为了实现这一点，DRAM 内部通常采用 多个位平面（Bit Plane） 并行工作的组织方式。

每个位平面都是一个独立的 二维 Cell 阵列，其中的每个 Cell 存储 1 bit 数据。所有位平面具有完全相同的行、列结构，并共享相同的 行地址（Row Address） 和 列地址（Column Address）。

当访问某个地址时，控制器利用相同的行地址和列地址，在所有位平面中同时选中对应位置的 Cell。每个位平面分别读出（或写入）1 bit 数据，最终组合成该地址对应的 4 bit 数据。

DRAM 对外提供的是可寻址地址（Address）。

为了提高存储密度，DRAM 将每个 bit 的存储单元组织成二维 Cell 阵列。访问某个地址时，控制器首先将地址划分为 行地址（Row Address） 和 列地址（Column Address），利用这两部分地址在所有 Cell 阵列中同时选中相同位置的 Cell。

假设每个 Cell 阵列共有 $R$ 行、 $C$ 列，则：

• 行地址需要 ${\log }_{2}R$ 位；
• 列地址需要 ${\log }_{2}C$ 位；

因此，一个可寻址地址共需要

位。

一种典型的实现方式可以理解为由 4 个位平面（Bit Plane） 组成，每个位平面都是一个独立的 Cell 阵列，负责存储其中 1 bit 数据。

若每个位平面都组织为：

则：

• 每个位平面共有 $256\times 256=64K$ 个 Cell；
• 行地址需要 8 位；
• 列地址需要 8 位；
• 一个可寻址地址由 8 位行地址 和 8 位列地址 组成，共 16 位。

访问某个地址时，控制器首先根据地址得到对应的 行地址 和 列地址，然后利用相同的行地址和列地址，同时访问 4 个位平面中对应位置的 Cell。每个位平面分别读出（或写入）1 bit 数据，最终组合成该地址对应的 4 bit 数据。

因此，对于 64K × 4 bit 的 DRAM：

• 64K 表示共有 64K 个可寻址地址；
• 4 bit 表示每个地址对应 4 个位平面中的 4 个 Cell，共同组成该地址的数据。

行列地址复用

如果将完整地址一次性送入上述 DRAM 芯片，就需要设置 16 根地址引脚。

但是，DRAM 芯片通常容量较大。如果每一位地址都使用一根独立引脚，芯片所需的引脚数量会很多，从而增加封装面积和制造成本。

为了减少地址引脚数量，DRAM 通常采用 行列地址复用（Address Multiplexing）：

使用同一组地址引脚，先传送行地址，再传送列地址。

地址访问过程如下：

1. 内存控制器先在地址引脚上送入 行地址；
2. 通过 RAS（Row Address Strobe，行地址选通信号） 将行地址锁存到 DRAM 内部；
3. DRAM 根据行地址激活对应的行；
4. 内存控制器再使用同一组地址引脚送入 列地址；
5. 通过 CAS（Column Address Strobe，列地址选通信号） 将列地址锁存；
6. DRAM 根据列地址，从已经激活的行中选择相应的数据。

因此，行地址和列地址虽然使用相同的引脚传输，但会在不同的时刻分别送入。

采用行列地址复用后，DRAM 所需的地址引脚数量约为：

当行地址位数和列地址位数相同时，只需要原来大约一半的地址引脚。

以前面的 64K × 4 bit DRAM 为例：

• 不采用地址复用：需要 16 根地址引脚；
• 采用地址复用：只需要 8 根地址引脚；
• 这 8 根地址引脚先传输 8 位行地址，再传输 8 位列地址。

SRAM 内部通常也会将存储单元组织成二维阵列，并使用 行译码器 和 列选择电路 访问具体的存储单元。因此，从内部结构来看，SRAM 同样存在行、列的划分。

但是，普通 SRAM 芯片一般 不采用 DRAM 式的行列地址分时复用。

SRAM 通常会在地址引脚上一次性接收完整地址：

1. CPU 或内存控制器一次性送入完整地址；
2. SRAM 内部将地址拆分为行地址和列地址；
3. 行译码器和列选择电路同时完成地址译码；
4. 直接读取或写入对应的数据。

也就是说，SRAM 和 DRAM 的区别不在于内部是否存在行列结构，而在于 外部地址的传输方式：

SRAM 一般不采用行列地址复用，主要有以下原因：

• SRAM 的容量通常比 DRAM 小，所需地址引脚相对较少；
• SRAM 更强调访问速度，一次性输入完整地址可以减少地址传输和锁存步骤；
• SRAM 不需要 RAS、CAS 这样的行列地址锁存过程，控制方式更加直接。

因此：

DRAM 的行列地址复用主要是为了减少芯片引脚数量，但会增加地址传输步骤；SRAM 通常一次性接收完整地址，以获得更低的访问延迟。

刷新机制

由于 DRAM 使用 电容器 保存数据，而电容会不断漏电，因此即使 CPU 完全没有访问某个存储单元，其中保存的数据也会随着时间逐渐消失。

为了保证数据正确，内存控制器（Memory Controller） 必须在规定时间内，通常是几十毫秒内，保证 每一行 至少被刷新一次。

所谓 刷新（Refresh），本质上是读取一行存储单元中的数据，并利用感应放大器将这些数据重新写回，从而恢复电容器中的电荷。

由于 DRAM 的存储阵列按行和列组织，同一行上的所有存储单元共享一条字线，因此刷新操作也是 按行进行的。一次刷新会恢复整行存储单元中的电荷，而不是逐个存储单元进行刷新。

刷新期间，被刷新的存储体不能正常提供读写服务，因此不同的刷新策略会直接影响 DRAM 的访问性能。

刷新方式

DRAM 常见的刷新方式包括：

• 集中刷新（Burst Refresh）：在一个刷新周期内，集中安排一段时间连续刷新所有行。控制简单，但连续刷新期间无法进行正常访问，会形成较长的停止访问时间。
• 分散刷新（Distributed Refresh）：将刷新操作分散到各个 存储周期 中，使刷新操作与正常读写操作规律地交替进行。不会形成很长的集中停顿，但会频繁占用存储周期。
• 异步刷新（Asynchronous Refresh）：在整个刷新周期内均匀安排刷新操作，每隔一定时间刷新一行。它避免了集中刷新的长时间停顿，同时又不要求每个存储周期都执行刷新，是集中刷新和分散刷新的一种折中方式。

三种刷新方式在时间轴上的 CPU 等待窗口对比如下图所示：

它们的特点如下：

SRAM 对比 DRAM

ROM

ROM（Read-Only Memory，只读存储器）是一类 非易失性（Non-Volatile） 存储器，断电后仍能保存数据，主要用于存放系统启动程序、固件（Firmware）以及其他长期不需要频繁修改的数据。

虽然名称叫做 只读存储器（Read-Only Memory），但这里的"只读"是相对于 正常工作状态 而言的。

• 在计算机运行过程中，CPU 可以 随机读取（Random Access） ROM 中任意地址的数据；
• 但一般不能像 RAM 一样随时写入数据。
• 某些现代 ROM（如 EPROM、EEPROM、Flash）虽然支持重新编程，但写入通常需要专门的硬件、电压或擦除操作，写入速度也远低于 RAM。

因此，现代教材中的 ROM 更准确地理解为 非易失性存储器，而不是绝对不能写入的存储器。

ROM 最典型的用途是存储 固件（Firmware）。固件是直接嵌入硬件中的底层程序，负责设备初始化和基本控制。例如：

• PC 主板中的 BIOS/UEFI
• 路由器、交换机中的启动程序
• 各种嵌入式设备（单片机、家电、汽车 ECU）的控制程序

ROM 对比 RAM

需要注意：

RAM 和 ROM 都支持随机存取（Random Access），区别并不在于是否能够随机访问，而在于 是否能够方便地写入以及是否断电保存数据。

分类

主要了解下面几种 ROM。

MROM

MROM（Mask ROM，掩膜 ROM）是在芯片制造过程中直接写入数据的 ROM。

其内容在出厂后便无法修改，因此成本低、可靠性高，适合大批量生产。

PROM

PROM（Programmable ROM，可编程 ROM）允许用户在出厂后 写入一次数据。

一旦完成编程，就无法再次修改，因此又称 一次性可编程 ROM（OTP，One-Time Programmable）。

EPROM

EPROM（Erasable Programmable ROM，可擦除可编程 ROM）可以通过 紫外线照射 将整个芯片中的数据全部擦除，然后重新写入。

其特点是：

• 可以反复编程；
• 必须取下芯片并使用紫外线擦除；
• 擦除时间较长，操作较为繁琐；
• 支持随机读取。

早期 PC 的 BIOS 芯片曾大量采用 EPROM。

EEPROM

EEPROM（Electrically Erasable Programmable ROM，电可擦除可编程 ROM）使用 电信号 完成擦除和写入，不再需要紫外线。

相比 EPROM：

• 不需要拆卸芯片；
• 可以在电路板上直接更新内容；
• 支持按字节（Byte）擦除和写入；
• 写入速度较慢，擦写次数有限。

Flash

Flash Memory（闪存） 是 EEPROM 的一种改进形式，也是现代最广泛使用的非易失性存储器。

与 EEPROM 相比：

• 按块（Block）擦除，因此速度更快；
• 存储密度更高；
• 成本更低；
• 擦写寿命有限（通常几千到几十万次）。

目前大量设备都采用 Flash 存储，例如：

• SSD（固态硬盘）
• U 盘
• SD 卡
• 手机存储
• BIOS/UEFI 芯片

可以，加一个 Note，这也是很多教材容易让初学者困惑的地方。

CD-ROM

CD-ROM（Compact Disc Read-Only Memory，只读光盘）是一种光盘存储设备。

数据在生产过程中一次性写入，用户不能修改，只能读取，因此属于典型的只读存储介质。

其特点包括：

• 非易失性；
• 容量约 700 MB；
• 使用激光读取数据；
• 访问速度远低于半导体存储器。

需要注意，CD-ROM 属于外存（辅助存储器），而前面介绍的 MROM、PROM、EPROM、EEPROM、Flash 都属于 半导体 ROM。

2 - 多模块存储器

多模块存储器（Multi-module Memory）是指利用多个结构相同的存储模块（或存储芯片）共同构成一个主存系统。

采用多个存储模块主要有两类目的：

1. 提高主存的访问性能
   • 单体多字存储器
   • 多体交叉存储器
     • 高位交叉编址
     • 低位交叉编址
2. 扩大主存容量
   • 位扩展
   • 字扩展
   • 字位扩展

虽然这两类技术都使用多个存储模块，但它们的设计目标完全不同：

• 单体多字存储器 和 多体交叉存储器 的目的是提高主存的带宽和吞吐率；
• 位扩展、字扩展和字位扩展 的目的是扩大主存的字长或容量。

因此，本节也将分别介绍这两类技术。

单体多字存储器

在介绍单体多字存储器之前，需要先明确一个概念。

通常情况下，一个地址只能对应一个存储字（Word）（这里假设采用 按字编址）。例如，一个字长为 32 位 的存储器：

CPU 每发出一个地址，只能读出 一个字（32 位）。

单体多字存储器 则是在一个地址下，同时存放多个连续的存储字。

假设每个字仍然为 m 位，但每个地址对应 n 个连续的字，则：

例如，当 n=4 时，CPU 发出一次地址访问，就能够一次读出 4 个连续的字（共 4m 位）。

因此：

• 每个地址对应 n 个连续的字；
• 一个地址访问即可返回 n 个字；
• 数据总线宽度需要扩大为 n×m 位；
• 理论上，存储器带宽可以提高 n 倍。

这种方式本质上是扩大一次访问的数据宽度，而不是让多个存储模块并行处理不同的访问请求。

由于单体多字存储器一次返回的是 固定连续的 n 个字，因此它只能提高顺序访问时的数据传输效率，对于多个独立地址的访问无法提高并行性。

考试中一般只需了解其基本思想即可，真正的重点是 多体交叉存储器，它利用多个存储模块并行工作来提高主存的访问带宽。

多体交叉存储器

在 多体交叉存储器 的设计中，为了提高存储系统的并行性和带宽，常采用 交叉编址 的方式将主存划分为多个 存储体（memory bank）。根据地址在各存储体之间的分布方式，交叉编址又分为 高位交叉编址 和 低位交叉编址 两种。

高位交叉编址

在 高位交叉编址 中，地址的高位 用于选择 存储体，低位 表示在该存储体中的偏移地址。

例如：若系统有 4 个存储体，地址空间大小为 4n，则：

• 地址 0 ~ n−1 存储在 M0；
• 地址 n ~ 2n−1 存储在 M1；
• 地址 2n ~ 3n−1 存储在 M2；
• 地址 3n ~ 4n−1 存储在 M3。

也就是说，一整个存储体连续存储一段地址空间，相邻地址数据往往在同一个存储体中。如下图所示：

由于这种方式下，相邻数据集中在一个存储体中，多个存储体无法并行工作，而是 串行工作：

• 所有存储体共用一个 地址寄存器（AR） 和 数据寄存器（DR）；
• 每次只能访问一个存储体，其它存储体处于空闲状态。

这种串行访问的结构较为简单，适用于对并行性能要求不高的场景，但 无法提升带宽或访问效率，无法发挥出多体结构的优势。

低位交叉编址

在 低位交叉编址 中，地址的低位 用于选择 存储体，高位 用于标识该存储体内的偏移地址。

以 4 个存储体为例，地址 0~3 分别对应 M0、M1、M2、M3，地址 4~7 也分别映射到 M0~M3，以此类推。这样就实现了 相邻地址分散存储在不同存储体中 的效果：

在这种方式下，多个存储体可以 并行工作，大大提高了访问效率。但为了支持并行，每个存储体 都需配备自己的地址寄存器和数据寄存器，如下图所示：

并行性

在 低位交叉编址 中，相邻地址的数据分布在不同的存储体中，因此多个存储体可以交替处理连续的访存请求。这种工作方式与 指令流水线 十分相似，可以显著提高主存的访问带宽。

要理解低位交叉存储器为什么能够实现这种并行访问，首先需要了解 存储周期 的概念。

存储周期 是指某个存储体从开始一次读/写操作，到能够再次接受下一次访问请求所需要的最短时间。

例如，一个存储体的存储周期为 40 ns，意味着：

• 第 0 ns 开始访问该存储体；
• 在接下来的 40 ns 内，该存储体一直处于忙碌状态，不能再次被访问；
• 只有到 40 ns 后，才能再次访问该存储体。

如果系统只有 一个存储体，那么 CPU 连续访问相邻地址时，就必须等待该存储体完成当前访问后才能开始下一次访问，因此连续两次访存之间的最短间隔就是 存储周期。

而在 低位交叉编址 中，连续地址会被轮流分配到不同的存储体。例如对于四体交叉存储器：

• 地址 0 → M0
• 地址 1 → M1
• 地址 2 → M2
• 地址 3 → M3
• 地址 4 → M0
• …

这样，当 M0 正在执行一次访存时，CPU 可以立即向 M1、M2、M3 发起新的访存请求，而无需等待 M0 完成。当再次轮到访问 M0 时，它通常已经完成了上一轮访问，因此不会发生冲突。

设主存共有 $n$ 个存储体，每个存储体的存储周期为 $T$ ，则在理想情况下，系统可以实现：

也就是说：

• $T$ 为单个存储体的存储周期；
• $n$ 为存储体数量；

因此，整个主存系统可以平均每 $T/n$ 秒连续输出一个字的数据，主存带宽相比单体存储器提高了约 $n$ 倍。

这种并行访问之所以能够实现，是因为一次访存过程实际上可以 划分为多个阶段。为了便于分析，通常将一次读取操作抽象为三个阶段：

1. $P_1$ ：送地址和读命令（将地址送入存储器 AR）
2. $P_2$ ：存储体内部完成读操作（数据读入 DR，该阶段耗时最长，也是存储周期的主要组成部分）
3. $P_3$ ：将数据从 DR 传送给 CPU

由于不同存储体相互独立，当一个存储体仍处于 $P_2$ 阶段时，CPU 已经可以开始向另一个存储体执行 $P_1$ 。于是多个存储体的不同阶段便可以相互重叠执行，其执行过程与指令流水线十分相似。

假设 CPU 的时钟周期为 $t$ ，其中：

• $P_1$ 耗时 $t$ ；
• $P_2$ 耗时 $4t$ ；
• $P_3$ 耗时 $t$ 。

则对于四体交叉存储器，连续读取八个字的数据时，其流水线执行过程如下图所示：

可以看到，虽然每个存储体仍然需要较长的存储周期才能完成一次访问，但多个存储体的访问过程彼此交错、重叠执行，因此主存能够持续不断地向 CPU 输出数据，从而显著提高整体的吞吐率。

主存容量的扩展

在设计计算机存储系统时，单个存储芯片的容量和字长往往无法直接满足系统需求。例如，CPU 可能要求主存具有更大的存储容量，或者一次能够读写更宽的数据，而单个存储芯片只能提供有限的 存储字数 和 字长。因此，需要将多个存储芯片按照一定方式组合起来，构成满足要求的主存，这一过程称为 主存容量的扩展。

设某存储芯片具有：

• 存储字数： $M$
• 字长： $Nbit$

则该存储芯片可表示为：

即共有 $M$ 个存储单元，每个存储单元存放 $Nbit$ 数据。

根据扩展目标的不同，主存容量扩展主要分为三种方式：

• 位扩展：保持存储字数不变，扩展每个存储字的位数（字长）。
• 字扩展：保持字长不变，扩展存储字数（地址空间）。
• 字位扩展：同时扩展字长和存储字数。

位扩展

位扩展 是指：在 存储字数不变 的前提下，增加每个存储字的 位数，也就是扩展存储器的 字长。

例如，要用若干片 $16K\times 8bit$ 的存储芯片构成 $16K\times 32bit$ 的存储器：

• 原芯片：共有 $16K$ 个存储单元，每个单元 $8bit$ 。
• 目标存储器：仍然有 $16K$ 个存储单元，但每个单元变为 $32bit$ 。

因此，存储字数没有变化，只是每个存储字从 $8bit$ 扩展到 $32bit$ ，这就是 位扩展。

需要的芯片数量为：

也就是说，需要 4 片 $16K\times 8bit$ 的芯片并行工作，共同组成一个 $16K\times 32bit$ 的存储器。

由于是 位扩展，所以 4 片芯片在逻辑上对应同一个地址范围。CPU 每访问一个地址，4 片芯片都要同时被选中：

• 4 片芯片的 片选信号连接在一起，并处于常有效状态；
• 4 片芯片的 地址线连接相同的地址信号；
• 每片芯片提供 $32bit$ 数据中的 $8bit$ 。

因此，一次访问时：

• 第 1 片芯片提供 $D_0\sim D_7$ ；
• 第 2 片芯片提供 $D_8\sim D_{15}$ ；
• 第 3 片芯片提供 $D_{16}\sim D_{23}$ ；
• 第 4 片芯片提供 $D_{24}\sim D_{31}$ 。

这样，4 片芯片并行输出，就能共同组成一个 $32bit$ 的存储字。

需要注意的是，如果目标存储器按 字节编址，那么 $16K\times 32bit$ 的存储器总容量为：

所以 CPU 需要 $16$ 根地址线，即 $A_0\sim A_{15}$ 。

但是，每片 $16K\times 8bit$ 的芯片内部只有 $16K$ 个存储单元，因此只需要：

根地址线。

由于目标存储器每个存储字为 $32bit=4B$ ，CPU 地址中的低两位 $A_0,A_1$ 用来表示一个 32 位字内部的 4 个字节偏移，因此不接入芯片地址端。

所以，芯片实际使用的地址线是：

也就是说：

• $A_2\sim A_{15}$ ：用于选择芯片内部的 $16K$ 个存储单元；
• $A_0,A_1$ ：表示字内字节偏移，不参与芯片内部寻址；
• 4 片芯片并行工作，共同扩展数据位宽。

字扩展

字扩展 是指：在 每个存储字位数不变 的前提下，增加存储器的 存储字数，也就是扩展存储器的地址范围。

例如，要用若干片 $16K\times 8bit$ 的存储芯片构成 $64K\times 8bit$ 的存储器：

• 原芯片：共有 $16K$ 个存储单元，每个单元 $8bit$ 。
• 目标存储器：共有 $64K$ 个存储单元，每个单元仍然是 $8bit$ 。

因此，存储字长没有变化，只是存储字数从 $16K$ 扩展到 $64K$ ，这就是 字扩展。

需要的芯片数量为：

也就是说，需要 4 片 $16K\times 8bit$ 的芯片分别负责不同的地址范围。

目标存储器共有 $64K$ 个地址单元，因此需要：

根地址线，即 $A_0\sim A_{15}$ 。

每片 $16K\times 8bit$ 芯片内部有 $16K$ 个存储单元，因此每片芯片内部寻址只需要：

根地址线。

所以：

• 低 14 位地址线 $A_0\sim A_{13}$ 接到每片芯片的地址端，用于芯片内部寻址；
• 高 2 位地址线 $A_{14},A_{15}$ 接到片选译码器，用于选择当前访问哪一片芯片。

由于 4 片芯片分别对应 4 个连续的 $16K$ 地址空间，所以高两位地址可以区分这 4 片芯片：

因此，在 字扩展 中：

• 数据线位数不变，仍然是 $8bit$ ；
• 地址范围扩大；
• 同一时刻只有一片芯片被片选信号选中；
• 高位地址线通常用于产生片选信号。

字位扩展

字位扩展 是指：同时扩展存储器的 存储字数 和 存储字长。

也就是说，目标存储器相比原存储芯片：

• 地址范围更大；
• 每个存储字的位数也更宽。

例如，要用若干片 $16K\times 8bit$ 的存储芯片构成 $32K\times 16bit$ 的存储器：

• 原芯片：共有 $16K$ 个存储单元，每个单元 $8bit$ 。
• 目标存储器：共有 $32K$ 个存储单元，每个单元 $16bit$ 。

因此，这里既要把存储字数从 $16K$ 扩展到 $32K$ ，又要把字长从 $8bit$ 扩展到 $16bit$ ，所以属于 字位扩展。

需要的芯片数量为：

可以把这 4 片芯片分成两组：

• 每组 2 片芯片并行工作，用来把字长从 $8bit$ 扩展到 $16bit$ ；
• 共 2 组芯片，用来把存储字数从 $16K$ 扩展到 $32K$ 。

也就是说：

其中：

• 一个 $2$ 用于 位扩展；
• 一个 $2$ 用于 字扩展。

目标存储器容量为：

如果按 字节编址，则 CPU 需要：

根地址线，即 $A_0\sim A_{15}$ 。

每片 $16K\times 8bit$ 芯片内部有 $16K$ 个存储单元，因此每片芯片内部寻址需要 14 根地址线。

由于目标存储器每个存储字为 $16bit=2B$ ，所以最低位地址线 $A_0$ 用来表示一个 16 位字内部的字节偏移，不接入芯片地址端。

因此，芯片内部地址线使用：

高位地址线 $A_{15}$ 用来区分两组芯片，产生片选信号：

每组内部的两片芯片并行工作：

• 一片提供 $D_0\sim D_7$ ；
• 一片提供 $D_8\sim D_{15}$ 。

因此，在 字位扩展 中：

• 通过并联芯片的数据线实现 位扩展；
• 通过高位地址线和片选译码实现 字扩展；
• 同一时刻只选中一个芯片组；
• 被选中的芯片组内部，多个芯片并行工作，共同组成更宽的数据字。

3 - 外存

机械硬盘

机械硬盘（Hard Disk Drive, HDD）是一种使用磁性存储介质来存储和读取数据的非易失性存储设备，广泛应用于计算机和数据存储系统中。

存储区域

为了理解机械硬盘是如何存储数据的，需要先了解硬盘的物理结构以及几个基本概念：

1. 盘片（Platter）：盘片是机械硬盘中用于存储数据的圆形磁性介质，通常由铝合金或玻璃制成，表面覆盖有磁性材料。一个机械硬盘通常包含多个盘片，这些盘片固定在同一根主轴（Spindle）上，以相同的速度高速旋转（如 5400 RPM、7200 RPM 或更高）。
2. 盘面（Surface）：每个盘片都有 上下两个盘面，每个盘面都可以独立存储数据，因此每个盘面都会配备一个对应的 磁头（Head）。例如，一个拥有 3 个盘片的硬盘共有 6 个盘面，因此通常也会配备 6 个磁头。
3. 磁头（Head）：磁头安装在读写臂（Actuator Arm）的末端，用于读取和写入盘面上的数据。所有磁头固定在同一个执行机构上，因此它们会同步移动到相同的半径位置，但只能选择其中一个磁头进行读写。
4. 磁道（Track）：磁道是盘面上的一个同心圆环。每个盘面都由许多同心圆组成，每个同心圆就是一条磁道，数据便存储在这些磁道上。
5. 柱面（Cylinder）：柱面是所有盘面上 半径相同的磁道 的集合。由于所有磁头始终同步移动，因此当磁头移动到某一个半径时，所有盘面都会同时到达对应的磁道，这些磁道共同构成一个柱面。
6. 扇区（Sector）：扇区是磁盘上的最小物理存储单元。每条磁道都会被划分成多个扇区，每个扇区可以存储一定数量的数据，通常为 512 字节 或 4 KB（Advanced Format）。操作系统和磁盘控制器通常以扇区作为读写数据的基本单位。

机械硬盘的数据组织层次可以总结为：

硬盘
└──盘片（Platter）
    └──盘面（Surface）
        └──磁道（Track）
            └──扇区（Sector）  ← 最小物理读写单位（512B 或 4KB）

CHS 地址

当磁盘驱动器访问磁盘中的数据时，需要根据 CHS 地址（Cylinder-Head-Sector Address，柱面 - 磁头 - 扇区地址） 定位到目标扇区。
CHS 地址由 柱面号（Cylinder Number）、磁头号（Head Number） 和 扇区号（Sector Number） 三个字段组成，它们共同唯一标识磁盘上的一个物理扇区：

• 柱面号（Cylinder Number）：目标扇区所在的柱面
  若需要对所有柱面进行二进制编码，则至少需要：

  $$\text{柱面号位数}=\lceil {\log }_2\text{（柱面数量）}\rceil$$

• 磁头号（Head Number）：目标扇区所在的盘面（对应具体磁头）
  若需要对所有盘面进行二进制编码，则至少需要：

  $$\text{磁头号位数}=\lceil {\log }_2\text{（盘面数量）}\rceil$$

• 扇区号（Sector Number）：目标扇区在目标磁道上的编号
  若需要对所有扇区进行二进制编码，则至少需要：

  $$\text{扇区号位数}=\lceil {\log }_2\text{（每条磁道中的扇区数量）}\rceil$$

示例

假设一个磁盘有 1000 个柱面、4 个盘面、32 个扇区/磁道：

• 柱面号位数： $\lceil {\log }_2(1000)\rceil \approx \lceil 9.97\rceil =10$ 位
• 磁头号位数： $\lceil {\log }_2(4)\rceil =2$ 位
• 扇区号位数： $\lceil {\log }_2(32)\rceil =5$ 位
• CHS 地址总位数： $10+2+5=17$ 位

因此，一个 CHS 地址需要 17 位 才能唯一表示该磁盘上的任意一个扇区。

例如，C = 500、H = 2、S = 15 表示第 500 个柱面、第 2 个盘面上的第 15 个扇区。磁盘驱动器根据该 CHS 地址即可精确定位到对应的物理扇区。

磁盘性能指标

平均存取时间

平均存取时间是磁盘完成一次读写操作的平均耗时，由 寻道时间（Seek Time）、旋转延迟（Rotational Latency）和 传输时间（Read/Write Time）这三部分构成：

• 寻道时间：磁头从当前位置移动到目标磁道所需的时间，通常与磁头移动距离和致动器性能有关。
• 旋转延迟：盘片旋转使目标扇区到达磁头下方所需的时间，通常为盘片旋转半圈的平均时间，取决于转速。
• 传输时间：读取或写入目标扇区数据的实际时间，与扇区大小和数据传输率相关。

平均存取时间的计算公式为：

数据传输率

数据传输率 表示磁盘每秒向主机传输数据的字节数，反映硬盘的读写速度。假设磁盘转速为 $r$ 传/秒，每条磁道容量为 $N$ 字节，则数据传输率 $D_r$ 为：

RAID

RAID 全称为 独立磁盘冗余阵列（Redundant Arrar of Independent Disks）
由于磁盘存储介质数据的可靠性容易受到环境影响，而发生数据错误的代价非常大，因此需要考虑存储的容灾与恢复。