计算机组成原理在 408 试卷中占据 45 分，和数据结构一样，是分数占比最大的科目，同样会考察 11 道选择题和两道大题。
大题的考察重点在与指令系统、CPU 以及存储系统。指令系统和 CPU 常常会放在一起考察，作为一道大题。存储系统系统常常会和操作系统中的相关知识在一起考察，在复习时可以将这两门课的相关内容放在一起复习。
计算机组成原理的考察目标包含如下内容（来自 408 考研大纲）：
# 计算机系统概述
## 计算机系统层次结构
- 计算机系统的基本组成
- 计算机硬件的基本结构
- 计算机软件和硬件的关系
- 计算机系统的工作原理
## 计算机性能指标
硬件 系统和 软件 系统共同构成了一个完整的计算机系统。硬件指的是有形的物理设备，是计算机系统中实际物理装置的总称。软件指的是在硬件上运行的程序和相关的数据及文档。
硬件 和 软件 关系：硬件是计算机的物理部分，它提供了运行软件所需的基础设施，而软件则是 指令集，指导 硬件如何工作以执行特定的任务。
冯·诺依曼提出的 “存储程序” 的思想奠定了当代计算机的基本结构，以此概念为基础的各类计算机通称为 冯·诺依曼机，其特点如下：
其中 五大部件 的具体功能如下：
三种语言的关系可以参照下图理解：
C 和 C++。预处理后得到预处理后的源程序。整个工具链流程如下图所示，每一阶段由对应的工具产出下一阶段的输入文件：
# 预处理：.c → .i
gcc -E hello.c -o hello.i
# 编译：.c/.i → .s
gcc -S hello.c -o hello.s
# 汇编：.s → .o
gcc -c hello.s -o hello.o
# 链接：.o → 可执行文件
gcc hello.o -o hello
# 加载并执行
./hello
需要注意的是，gcc 本身是一个 编译驱动程序，会自动调用预处理器、编译器、汇编器和链接器。因此，直接执行：
gcc -c hello.c -o hello.o
实际上会自动完成：
hello.c → 预处理 → 编译 → 汇编 → hello.o
时钟周期（Clock Cycle）是计算机中 CPU 执行指令的基本时间单位，由系统时钟产生的一个“高低电平”变化（通常称为 脉冲）所定义。
计算机内部有一个 晶体振荡器，通常采用石英晶体，利用其压电效应产生规律的 脉冲信号 。石英晶体在施加电压时会发生机械振动，而机械振动反过来又会产生电压。通过在电路中合理配置电容和电感元件，晶体振荡器能够在特定频率上持续振荡，形成稳定的机器脉冲源。
原始的脉冲信号 是一个连续的 模拟信号，在计算机系统中，这个模拟信号通常不会直接使用。为了适配数字电路的需要，晶体振荡器 产生的 模拟信号 会经过整形和分频电路处理，转换为方波形式的 数字脉冲信号，用于同步计算机中各个硬件组件的操作。时钟脉冲信号 的宽度，即连续两个 脉冲 之间的时间间隔，称为 时钟周期。
计算机中所有的设备都使用相同的时钟周期么？
不一定。某些组件（如 CPU 和 内存 等）需要同步工作，但不同的设备可能使用不同的时钟周期。
因此计算机内部的设备之间的同步方式可以分为 同步 和 异步 两种。同步设备 使用相同的时钟信号，而 异步设备 则使用不同的时钟信号或不使用时钟信号。
主频（CPU Frequency），是指中央处理器（CPU）的 时钟频率 （Clock Frequency），表示 CPU 每秒可以执行多少个基本 时钟周期。时钟周期 和 主频 互为倒数：
其单位通常是 MHz（兆赫）或 GHz（千兆赫）。它决定了 时钟振荡 的快慢：
比如，一个 3.0 GHz 的 CPU，主频是 3,000,000,000 Hz，意味着它每秒经历 30 亿 个 时钟周期。
CPI（Cycle Per Instruction）：也称 指令周期，即一条指令所需要的平均 时钟周期。
下图展示了 指令周期、机器周期 和 时钟周期 三者的关联：
三者具有层级关系：时钟周期 < 机器周期 < 指令周期。
IPC（Instruction Per Cycle）：也称 每周期指令，即每个 时钟周期 执行的平均指令数，是 CPI 的 倒数。
IPS（Instruction Per Second）：也称 每秒指令数，即每秒平均能够执行多少条指令。
MIPS（Million Instructions Per Second）：也称 每秒百万指令数，即每秒能够执行 多少个 百万的指令。
FLOPS（Floating-point Operations Per Second，每秒浮点运算次数）是衡量计算机浮点运算性能的指标，它表示处理器每秒能执行的浮点运算次数，通常用来评估 GPU 或 AI 芯片 的性能。
每次指标提升都是 ，比如 。
字长（Word Length）指的是计算机在内部一次操作中所能处理的 二进制数字位数。例如，一个 32 位 的 CPU 一次可以处理 32 位 的数据。
数据通路带宽数据通路带宽（Data Bus Width） 是 CPU 和 内存 之间传输数据的宽度，通常以 位 为单位表示。比如，64 位 的数据总线意味着每个 时钟周期 内，可以传输 64 位 的数据。
主存储器 能够存储信息的最大容量，通常用 字节 来衡量。
MAR 的 位数 反映了 可寻址范围 的最大值（不一定是存储器的实际容量），与 地址总线 的 位数 一致。
这里主要看清题目中的 按字节寻址 和 按字寻址，内存空间 / 寻址单位 = 可寻址范围，通过 可寻址范围 计算 MAR 的 位数。
比如主存地址空间大小为 128KB= B，字长16 位（2B），按字寻址，则 MAR 位数为16。
吞吐量（Throughput）表示在 单位时间 内，系统可以完成的 任务数量。在计算机网络中，它可能表示 数据的传输速率；在 计算 中，它可能表示 每秒执行的操作数。
# 数据的表示和运算
## 数制和编码
- 进位计数制及其数据之间的相互转换
- 定点数的编码表示
## 运算方法和运算电路
- 基本运算部件
- 加/减运算
- 乘/除运算
## 整数的表示和运算
- 无符号整数
- 带符号整数
## 浮点数的表示和运算
- IEEE 754标准
- 浮点数的加/减运算
BCD（Binary-Coded Decimal）码是一种 二进制编码方法，用于表示 十进制数字。每个十进制数字（0-9）都使用 四位二进制数字 表示。
BCD 码的基本思路是 单独表示每个十进制数字的二进制值，而不是像传统的二进制数系统那样对整个数字进行编码。例如，在传统的二进制编码中，数字"19"会表示为 10011，但在 BCD 中，它被表示为两个独立的数字：“0001”（对应于 1）和“1001”（对应于 9），因此整个表示为“0001 1001”。
0 - 0000 1 - 0001 2 - 0010
3 - 0011 4 - 0100 5 - 0101
6 - 0110 7 - 0111 8 - 1000
9 - 1001
BCD 编码在某些应用中是很有用的，特别是在需要与 十进制界面 进行交互的地方，如 数字显示 或某些早期的计算机系统。尽管它不如 纯二进制编码 效率高，但它简化了与十进制数据的转换过程。
在介绍整数的不同表示之前，我们首先要定义清楚不同的名词，否则会造成极大的概念混淆。
在日常生活中，我们使用十进制表示数字，并通过符号（如 + 和 -）表示正负。这种用十进制表达的数字也叫做 字面值。
而计算机以二进制形式存储数据，补码、原码、无符号数 等只是 对二进制位的一种解释方式，它们决定了同一组二进制位所代表的实际数值。
在实际的计算机中，没有采用 原码 存储数据的，具体原因后面会谈到到。对于计算机中存储的数字来说，它的二进制只可能是 有符号数（signed） 或者 无符号数（unsigned） 这两种情况。
无符号数（unsigned number） 是计算机中一种整数类型，只能表示 非负数（包括 0 和正整数），不包含负数。
在非负数中，数字中的第 位的大小就是 。
对于一个 位 无符号数 ，假设它的第 位示为 ，则该数字的二进制表示为 ，对应的十进制数为：
根据以上公式可知，一个 位纯二进制表示的：
需要注意的是，无符号数 就是没有符号的二进制表示，它不像 有符号数 的表示，有一个 补码 这个专有名词。但是我们一般可以叫它 纯二进制 或 无符号数二进制表示。
这里为了方便说明如何将 unsigned 转化为 十进制字面值，采用 8 位 无符号数 进行说明，其中每一位表示的实际大小如下表所示：
| 第 7 位 | 第 6 位 | 第 5 位 | 第 4 位 | 第 3 位 | 第 2 位 | 第 1 位 | 第 0 位 |
|---|---|---|---|---|---|---|---|
10000001 对应的值为
10001001 对应的值为
01000001 对应的值为
在现代 64 位计算机中，unsigned 是 32 位非负数。也可以使用 uint16_t 表示 16 位非负数、uint32_t 表示 32 位非负数、uint64_t 表示 64 位非负数。
将 十进制字面值 转化为 无符号数 的方法就是使用 进行反向转换。
如果数字不太复杂，可以利用直觉直接观察，将一个数字转化为若干个 2 的 n 次方之和（1, 2, 4, 8 …）。比如 ，如果该数字为 8 位的话，那么该十进制对应的二进制就是 01001001。
第二种方法稍微麻烦点，就是充当人脑计算机，采用 除 2 取余法 逐步计算余数：
73 ÷ 2 = 36 ... 1
36 ÷ 2 = 18 ... 0
18 ÷ 2 = 9 ... 0
9 ÷ 2 = 4 ... 1
4 ÷ 2 = 2 ... 0
2 ÷ 2 = 1 ... 0
1 ÷ 2 = 0 ... 1
接下来将余数进行逆序重排得到二进制数：1001001，因为是 8 位数，所以在剩下的高位全部填上 0，得到结果 01001001。
总结两种转换方式如下图：
在程序中使用 short、int、long 定义的整形变量就是 有符号数（signed），有符号数使用 补码（Two’s complement） 进行表示。
有符号数 使用的 补码 与 无符号数 使用的 纯二进制 表示方式基本相同，除了最高位。对于一个 位补码，其最高位为 是一个负数，而不是 。
对于一个 位 有符号数 ，假设它的第 位表示为 ，则该数字的二进制表示为 ，对应的十进制数为：
根据以上公式可知，一个 位 补码 的：
那么 补码 的命名为什么叫 Two’s Complement 呢？
对于表示范围内的正数，补码 和 纯二进制表示 的二进制表示是相同的；但是对于负数，两者的二进制表示不同，这也是它名称的来源。
Two’s Complement 中的 Two 强调二进制系统；比如十进制中有 10’s complement（十的补码），那么在二进制中自然就是 2’s complement。
Complement 指 补数 的数学概念。在数学中，一个数 加上 它的补数 等于某个基数的幂。比如对于数字 ，其在二进制 位补码表示中的补数定义如下：
所以如果给定了一个 十进制字面值，我们可以先计算其 纯二进制表示，再进行二进制减法，将 减去这个数得到相应的 补码表示。
比如假设给定一个十进制 ，首先我们可以通过 除 2 取余法 计算其 纯二进制表示 ，然后再用 减去这个数：
以上二进制减法等同于对 进行 取反加一 运算，即 的 补码 可以被表示为：
这里为了方便说明，以 8 位 补码 为例说一下如何将 补码表示的二进制 转化为实际十进制数字。
首先，8 位补码中的每一位的大小为：
| 第 7 位 | 第 6 位 | 第 5 位 | 第 4 位 | 第 3 位 | 第 2 位 | 第 1 位 | 第 0 位 |
|---|---|---|---|---|---|---|---|
例子：
10000001 对应的值为
10001001 对应的值为
01000001 对应的值为
以 8 位二进制数为例：
这里仅讨论如何将一个 十进制负数 转化为 补码二进制，因为对于非负数，补码 的二进制表示和 纯二进制 相同。
一种比较简单的转换方法就是基于 这个公式进行直接观察。
比如 ，对应的 补码 为 1011 0111。
另一种就是先计算该数字绝对值的 纯二进制表示，再将其通过 取反加一 的方式转化为 补码。
比如通过第二种方式将 -73 转为 补码：
结果为 1011 0111。
使用 补码 可以使得 加法、减法和负数的表示 变得简单和统一。比如给定两个数字 A 和 B，我们想要计算 C = A + B。A + B 由硬件加法器得到的二进制结果可以直接作为 C 的二进制表示。
补码 的设计使得负数的加法变得简单。当使用 补码 表示时，可以直接将两个数相加，即使其中一个数是负数，而不需要进行任何特殊处理。这简化了计算机硬件的设计。
原码（Sign-Magnitude） 是一种简单的方式来表示二进制中的 有符号整数。在这种表示法中，数字的 最高位（最左边的位）用于表示符号，其余的位表示数字的大小。通常，符号位为 0 表示正数，而 1 表示负数。
原码的表示方法：
举例（以 8 位二进制数为例）：
0 00110011 0011001由于上述的缺点，原码 并不是计算机中最常用的表示法。在现代计算机中，补码 是更常用的方式来表示 有符号整数，因为它简化了算术运算的处理，并且没有 +0 和 -0 的冗余表示。
实数在计算机中的存储遵循 IEEE 浮点数标准，但在这里为了方便理解 IEEE 标准，这里首先阐明一般 实数 在计算机中是如何存储的。
在这里 实数 分为两个部分存储：整数部分 和 小数部分，两个部分在逻辑上用 · 隔开。
比如对于以下 浮点数 的二进制表示：
其中每一位对应的数值如下表所示：
上述二进制表示对应的数值为
其中 或 ，表示第 i 为是 0 还是 1。
举例说明如何使用上述表示法计算 实数：
举个实际的例子，将 1.2 转换为二进制表示。
整数部分 1 的二进制是 1。
小数部分 0.2 的二进制表示是一个无限循环小数。通过不断乘以 2，可以得到近似的二进制：
于是，1.2 在二进制中近似为 1.0011001100110011...。
上述 浮点数 存储方式的缺点在于如果要表示比较大的数，就需要比较多的二进制位数，比如对于 就需要 103 位。IEEE 表示 就解决了这个问题，在 IEEE 表示 中，浮点数 被表示为 ，其中 的含义如下：
IEEE 754 标准 是定义浮点数表示和算术的国际标准，它定义了多种不同精度的浮点数格式，但最常见的是 单精度 single precesion（32 位）和 双精度 double precesion（64 位），浮点数分为 s（符号位）、exp（阶码）、frac（尾数）三个部分存储：
位的 与上述计算公式中的 符号位 相同，位于浮点数二进制表示的 最高位，标志了浮点数的正负，如果 的话 是负数，如果 的话 为正数
位的 用于计算 指数部分 （ 为 unsigned 值，但不能为全 0 或全 1），其中 ，
位的 用于计算 因子 ，其中 ， 表示的小数计算方式见 实数的二进制表示
总结 单精度 和 双精度 浮点数 表示如下：
| 类型 | 符号位 s | 阶码 exp | 尾数 frac | 总位数 | 偏置值 |
|---|---|---|---|---|---|
| 单精度 | 1 | 8 | 23 | 32 | 127 |
| 双精度 | 1 | 11 | 52 | 64 | 1023 |
单精度 浮点数表示为：
双精度 浮点数表示为：
总结 单精度 和 双精度 浮点数中各个字段的范围如下图所示：
注意 IEEE 浮点数 表示分为 Normalized Values（正常值）和 Denormalized Values（非正常值）以及特殊值，上节中提到的 IEEE 浮点数 计算方法只适用于 正常值，
正常值 的 阶码（exp）不能为全 0 或全 1。
下图是 浮点数 各种类型的图示（以 单精度 为例）：
需要注意的是 非正常值 的 浮点数 计算公式 与 正常值 不同：
注意这里的：
下表总结了给出了 浮点数 表示各种情况的有效值计算：
| 类型 | 阶码（exp） | 尾数（fraction） | 有效值公式 |
|---|---|---|---|
| 正常值 | 非全 0、非全 1 | ||
| 非正常值 | 全 0 | （必须非 0，否则是 ） | |
| 全 0 | 全 0 | ||
| 全 1 | 全 0 | ||
| NaN | 全 1 | 非 0 | Not a Number（结果非法或未定义） |
前文已经提到如果我们有 浮点数 的 IEEE 二进制表示，如何将其转化为实际的 浮点数，就是通过如下的公式：
还有一种常见的考题是给定我们一个 浮点数字面值，比如 2.25，然后让我们去反推它的二进制表示，这里有没有什么简便的解法呢？
最简便的方法还是反向转换，即将一个 浮点数 表示为 一点几几（ ）乘以二的多少次方（ ）的格式，有这两部分可以分别计算出 阶码和尾数，然后符号位由数字的正负判断。
以 2.25 为例，如果我们想得到该 浮点数 的 单精度 表示：
由此可以计算出 浮点数 的各个部分：
1000 0000B0010 0000 0000 ....所以 浮点数 的二进制为 0100 0000 0001 0000 ...，十六进制为 40100000H。
一般而言，试题只会考察这种没有精度损失的 浮点数二进制转换，对于有精度损失的情况，由于比较繁琐，基本不会考察，其 尾数 部分的计算与 一般实数字面值转二进制 相同。
上述的例子是一个比较理想的例子，2.25 可以精确地用 浮点数 表示。但在真实场景中，很多 实数 都无法精确地用 浮点数 表示。比如 1.2 这个数：
其中
是一个无限循环二进制小数，因此无法用有限位的 尾数 精确表示，只能选择一个最接近的值进行近似，这也是 浮点数精度误差 的来源。
若要理解这种近似过程，我们首先需要理解 精度 的概念。
为了便于说明，暂时忽略 规格化，假设仅使用 3 位二进制小数 来表示区间 [0, 1] 中的小数，则能够精确表示的数为：
即：
在数轴中对应 [0, 1] 区间上的 8 个离散点：
如果某个小数恰好不在这些离散点上，例如 0.3，则只能选择其中距离最近的一个点来近似表示，这就是 浮点数表示误差 的来源。
随着 尾数 位数不断增加，相邻两个可表示数之间的间隔会越来越小，因此能够更精确地逼近真实数值。
例如：
因此，尾数位数越多，相邻两个可表示浮点数之间的距离越小，也就意味着 精度越高，用来近似表示无法精确表示的实数时，误差也越小。
舍入（Rounding） 是将一个实数转换为指定浮点精度的过程。由于许多数学运算的结果无法用有限位的 浮点数 精确表示，因此需要将其舍入到距离最近的可表示浮点数。IEEE 754 默认采用**舍入到最近值（Round to Nearest, Ties to Even）**作为默认舍入方式。
浮点数 加减计算通常包含以下几个步骤：
为了进行加减运算，两个 浮点数 必须具有相同的阶码，因此采用小阶向大阶对齐的原则：
例如：
将第二个数向第一个数对阶：
因此，对阶的本质是：
阶码较小的数，尾数右移，阶码增大；最终两个阶码相等。
这里有一个容易考察的结论：
对阶不会引起阶码上溢或下溢。
因为对阶只是把较小的阶码增加到较大的阶码，而较大的阶码本身已经是两个操作数中较大的那个阶码。只要输入浮点数本身合法，对阶过程中不会因为阶码调整而发生溢出。
但是，对阶过程中可能发生精度损失：
例如有限位尾数在右移时，最右侧的 1 可能被移出去，从而产生舍入误差。
完成对阶后，两个浮点数的阶码相同，可以直接进行尾数加减。
例如：
则：
得到：
此时尾数已经不符合规格化形式，需要进行右规。
尾数运算后，需要将结果调整为规定的规格化形式。
对于二进制规格化浮点数，通常要求尾数为：
因此，根据尾数运算结果的不同，可能进行右规或左规。
右规如果尾数出现进位，例如：
需要将尾数右移一位：
即：
右规：尾数右移，阶码加 1。
因此右规可能导致阶码上溢。
左规如果尾数过小，例如出现：
则需要不断左移尾数，直到恢复为 1.xxxx：
即：
左规：尾数左移，阶码减 1。
因此左规可能导致阶码下溢。
所以可以直接记：
由于浮点数的尾数位数有限，在对阶、尾数运算或规格化后，如果有效位超过了规定的尾数长度，就需要进行舍入。
常见的舍入方式包括：
需要特别注意：
舍入本身也可能产生进位，从而导致阶码增加 1。
例如，假设当前规格化尾数已经接近：
舍入后可能产生：
此时需要再次进行右规：
因此：
这也是题目中“右规和尾数舍入都可能引起阶码上溢”这一说法成立的原因。
这是浮点数加减中非常容易混淆的一点。
尾数运算产生溢出，并不意味着最终浮点数结果一定溢出。
例如两个正数相加：
尾数相加：
虽然尾数产生了进位，但经过右规：
只要新的阶码仍然处于可表示范围内，最终结果就是正常可表示的浮点数。
因此：
真正决定浮点数是否发生阶码溢出的，是规格化、舍入等操作之后，最终阶码是否超出了可表示范围。
总结浮点数加减操作如下：
| 操作 | 尾数变化 | 阶码变化 | 可能导致 |
|---|---|---|---|
| 对阶 | 小阶尾数右移 | 小阶码增大 | 精度损失，不导致阶码溢出 |
| 尾数加减 | 尾数进行加减 | 不变 | 可能产生尾数进位/借位 |
| 右规 | 尾数右移 | 阶码 +1 | 可能阶码上溢 |
| 左规 | 尾数左移 | 阶码 −1 | 可能阶码下溢 |
| 舍入 | 尾数可能加 1 | 可能 +1 | 可能阶码上溢 |
最基本的加法单元是 半加器（Half Adder）。它有两个输入，一个是加数，一个是被加数，并有两个输出，一个是和，一个是进位。
如上图所示，通过对两个输入（A 和 B）进行 异或（XOR）计算，可以得到 和（S）。
通过对两个输入进行 与（AND）操作，可以得到 进位（C，即 Carry）。
半加器 的主要限制是它只能对两个位进行加法，并且不能处理来自低位的进位输入。
全加器（Full Adder）是 半加器 的扩展，它加上了前一位的 进位（Cin）作为第三个输入，并有两个输出，一个是 和（S），一个是 进位（C）。
半加器用于处理两个位的简单加法，而 全加器则可以处理包括 进位 在内的三位加法，是构建复杂加法电路的基础。
为了进行多位数的加法，全加器 可以串联起来形成一个 加法器，以处理多个位的二进制数加法。在这种安排中，每个 全加器 的 进位输出 连接到下一个 全加器 的 进位输入。这样，一个 n 位的 加法器 可以通过串联 n 个 全加器 来实现。
上述 加法器 既可以处理 无符号加法（unisnged），也可以处理 有符号加法（int），因为二进制加法与数据类型无关，从 加法器 来说，只是对 0 和 1 进行操作，数据类型是对于二进制的解释方式。
一般而言，对于 有符号加法，加法器还需要考虑 标志位，所以加法器也被扩展为如下结构：
值得一提的是带符号加法器电路是如何输出各个 标志位 的，简单而言，每个 标志位 都可以通过 加法器 电路中的位信息组合得到。
计算机中没有专门的减法电路，因为 补码 的 减法 可以被转换为 加法 操作：
以下电路可以实现操作数 A 和操作数 B 的 加减法。
如果是计算 A+B 的话，将 Sub 设置为 0，直接对 A 和 B 进行 加法计算。
如果是计算 A-B 的话，将 Sub 设置为 1，会对 B 进行取反加一，得到 ，然后使用 加法器计算 A + (-B) 即可。
二进制乘法 与十进制乘法的手工计算方式类似：
1011 (this is binary for decimal 11)
× 1110 (this is binary for decimal 14)
======
0000 (this is 1011 × 0)
1011 (this is 1011 × 1, shifted one position to the left)
1011 (this is 1011 × 1, shifted two positions to the left)
+ 1011 (this is 1011 × 1, shifted three positions to the left)
=========
10011010 (this is binary for decimal 154)
在计算机中实现 乘法指令可以通过如下几种方式模拟以上过程：
如果没有专有硬件支持，可以通过一系列 加法和 位移操作来实现 乘法。编译器将 乘法运算转换为一个循环代码段，在循环代码段中通过比较、加法和移位等指令实现 乘法运算。
// 如何使用加法和位移来实现两个整数的乘法（了解即可）
unsigned int multiply(unsigned int a, unsigned int b) {
unsigned int result = 0; // 结果初始化为 0
while (b > 0) { // 当第二个操作数大于 0 时继续循环
if (b & 1) { // 检查 b 的最低位是否为 1
result += a; // 如果是，将 a 加到结果上
}
a <<= 1; // 将 a 左移一位，相当于 a 乘以 2
b >>= 1; // 将 b 右移一位，去掉已经处理过的最低位
}
return result; // 返回计算的乘积
}
通过硬件的方式串行地模拟手工计算的方式，无符号数的 乘法硬件电路 如下图所示（了解即可）：
其思路是通过 右移和 加法，每次输出 乘法结果中的一位，由于原理稍复杂，这里不阐述更多细节。
阵列乘法器（Array Multiplier）是一种用于执行 乘法运算的硬件电路，它通过布置一系列 全加器和 半加器在一个二维网格或阵列中来实现，它能够并行处理多个位的 乘法和 累加，可以在一个或多个时钟周期内完成 乘法操作。
二进制 除法在计算机中的实现与我们在十进制中所执行的传统 除法类似。
00111 商 = 0111 = 7
----------
0010 | 00001111 被除数 X = 15 = 1111 = 00001111
0010 除数 Y = 2 = 0010
-----
0011
0010
-----
0011
0010
----
0001 余数 = 0001 = 1
二进制 除法可以被总结为如下步骤：
简单的 除法电路结构也是通过模拟以上过程实现（了解即可）：
在 除法电路 中，在每次迭代中我们将当前 余数 左移一位，并引入 被除数 的下一位，然后执行 余数减去除数 的操作，接下来通过条件判断检测 减法结果 的符号以确定 商 的当前位。
在每次迭代中，我们可以输出 除法结果 中的一位，重复直到处理完所有位后，可以得到 商 和 余数 的结果。
当 有符号整数 和 无符号整数 之间相互转换时，二进制数据 不变，只是改变了变量（或数字）的类型。
首先需要了解 有符号整数（int）和 无符号整数（unsigned）这两个类型：
int：使用 补码 来存储数据。unsigned：所有位，包括最高位，都用于表示数值，表示非负数。在现在的 64 位计算机中，一般 int 表示 32 位 有符号整数，unsigned 表示 32 位 无符号整数。
由于 int 和 unsigned 在不同体系计算机中行为不同，所以 C 语言库中也自带 int32_t、uint32_t 这种类型来表示特定位数的 有符号 和 无符号 整数，并在各计算中行为一致。
这里为了方便说明，以 8 位 有符号整数 和 无符号整数 为例：
-128 ~ 127127，对应的二进制为0111 1111-128，对应的二进制为1000 00000 ~ 255255，对应的二进制为1111 11110，对应的二进制为0000 0000当 int 和 unsigned 进行 类型转化 时，位模式 不变，可以理解成计算机存储单元中的二进制表示没有变化，只是从程序层面阐述该二进制数据的方式变了，如下图所示：
在计算机中，整形（short, int, long）和 浮点数（float, double）之间可以相互转换，但是在转换的过程中可能出现 精度丢失 或 数据溢出。
下图汇总了 整形 和 浮点数 在不同方向上转换时的风险类别：
如果一个整数被转换为浮点数，其结果是否会产生 精度丢失 取决于整数的大小是否超过浮点数可以精确表示的整数范围。
但当整数足够大时，转换可能导致 精度损失。
比如对于 float 类型，其尾数为 23 位，它可以精确表示的整数范围为 ，如果一个 int 类型的数字在这个范围内，则将其转换为 float 时 不会丢失精度。
但是如果 int 类型数字超出这个范围且低 8 位不全为 0 的话，则将其转换为 float 会有 精度丢失。
当 浮点数 被转换为 整数 时，小数部分会丢失，因为 整数 不能表示小数。
此外，如果 浮点数 超出了 整形 的表示范围，转换可能会 溢出 或产生未定义行为（取决于语言）。
| 类型 | 最小位数 | 常见位数（32 位系统） | 常见位数（64 位系统） |
|---|---|---|---|
char | 8 位 | 8 位 | 8 位 |
short | 16 位 | 16 位 | 16 位 |
int | 16 位 | 32 位 | 32 位 |
long | 32 位 | 32 位 | 64 位 |
long long | 64 位 | 64 位 | 64 位 |
float | - | 32 位 | 32 位 |
double | - | 64 位 | 64 位 |
总结一下不同长度的 整数 和 浮点数 的 类型转换 规则：
float 转为 double 时，不会有 精度丢失，double 转为 float 时，可能有 精度丢失。以 short 和 int 的类型转化为例说明：
/* 将 short 转为 int */
short s = 0x1234;
int i = s;
// 高 16 位被填充为 0
// i = 0x00001234
/* 将 int 转为 short */
int i = 0x12345678;
short s = i;
// 高 16 位被截断
// s = 0x5678
在编程中，类型转换 指的是将一种数据类型转换为另一种数据类型。主要分为两种：
在 C 语言中，当算术运算、赋值或比较表达式涉及不同的数据类型时，如果没有显式指定转换方式，编译器会按照 C 语言规定的类型转换规则自动完成 类型转换。
/* 隐式类型转换 */
int i = 5;
float f = 2.5f;
float result = i + f; // i 被隐式转换为 5.0f，然后进行计算
例如，在一个表达式中混合使用 int 和 float 时，编译器会自动将 int 转换为 float，使两个操作数具有兼容的数据类型后再进行计算。实际采用哪种转换方式由 C 语言的类型转换规则决定，而不是简单地按照数据类型的精度高低进行转换。
也可以使用 类型转换运算符 显式地将一个数据类型转换为另一个数据类型。
/* 显式类型转换 */
int i = 5;
float f = 3.2f;
int result = (int)f + i; // f 被显式转换为 3，然后与 i 相加
显式类型转换 会按照程序员指定的目标类型进行转换。在转换过程中，可能发生 精度损失、数据截断，甚至 数值溢出，因此应谨慎使用。
# 存储器层次结构
## 存储器分类
## 层次化存储器的基本结构
## 半导体随机存取存储器
- SRAM存储器
- DRAM存储器
- Flash存储器
## 主存储器
- DRAM芯片和内存条
- 多模块存储器
- 主存和CPU之间的连接
## 外部存储器
- 磁盘存储器
- 固态硬盘
## 高速缓冲存储器
- cache的基本原理
- cache和主存之间的映射方式
- cache中主存块的替换算法
- cache写策略
## 虚拟存储器
- 基本概念
- 页式虚拟存储器
- 段式虚拟存储器
- 段页式虚拟存储器
存储系统是计算机体系结构的核心组成部分之一，用于存储程序指令和数据，以支持处理器的运算需求。为了平衡速度、容量和成本，现代计算机采用了分层存储体系结构，从最快速但容量有限的 寄存器 到容量大但速度较慢的辅助存储设备，形成了存储层次结构。
如上图所示，越靠近金字塔上层的容量越小但速度越快，越靠近金字塔下层的容量越大但速度越慢。计算机的存储系统包含以下层次：
可以发现，相邻两层存储器之间通常都存在 数倍甚至数十倍 的速度差异。例如，从 L3 Cache 访问数据只需十几纳秒，而访问 主存 往往需要几十纳秒；如果数据需要从 SSD 或 HDD 中读取，则访问时间又会增加到微秒甚至毫秒级，相比 Cache 慢了数千到数百万倍。因此，如果 CPU 每次访问数据都直接访问主存或磁盘，将会有大量时间处于等待状态，计算能力无法得到充分发挥。
存储器层次结构的主要思想是：上一层存储器作为下一层存储器的高速缓存。当 CPU 要读取某个数据时，会优先在速度最快的存储器中查找：
Cache—主存层 主要解决 CPU 和主存之间巨大的速度差异问题。主存和 Cache 之间的数据调动完全由 硬件自动完成，程序员通常无需关心数据何时进入或离开 Cache。
主存—辅存层 主要解决存储系统容量不足的问题。主存和 辅存 之间的数据调动由 硬件和操作系统共同完成（例如虚拟内存、分页机制），对于应用程序员来说也是透明的。程序只需按照统一的地址空间访问数据，而无需关心数据当前位于主存还是磁盘中。
半导体随机存储器的英文为 Semiconductor Random-Access Memory（RAM）。
首先说明这个名称中各部分的含义：
随机存储器主要分为 SRAM 和 DRAM 两种。
SRAM（Static RAM，静态随机存取存储器）使用触发器构成基本存储单元。一个 SRAM 存储单元通常由 4～6 个晶体管 组成，用于存储 1 bit 数据，如下图所示：
只要电源持续供应，触发器的状态就可以一直保持，因此 SRAM 不需要刷新。
SRAM 主要用于 CPU 的 Cache（L1/L2/L3）、寄存器文件以及嵌入式系统中的小容量高速存储器。
DRAM（Dynamic RAM，动态随机存储器）使用 1 个晶体管（Transistor） 和 1 个电容器（Capacitor），即 1T1C 结构，构成基本存储单元。每个存储单元存储 1 bit 数据。
与 SRAM 使用触发器保存状态不同，DRAM 利用电容器中是否存有电荷表示数据。由于电容器会随着时间不断漏电，因此数据不能永久保持，必须定期进行 刷新（Refresh），重新恢复电容器中的电荷。
DRAM 具有 集成度高、成本低、容量大 等特点，因此主要用于计算机的 主存、显卡显存等大容量存储设备。
DRAM 和 SRAM 在宏观上都采用 二维存储阵列 组织数据，并通过字线和位线访问存储单元。二者的主要区别在于所使用的 基本存储单元 不同。
DRAM 中：
由于一个 Cell 只能保存 1 bit 数据，而计算机通常一次需要读写多个 bit，因此一个 可寻址地址（Addressable Location） 往往对应多个 Cell 共同组成。
例如，一个 4 bit 宽的 DRAM 芯片，每个可寻址地址对应 4 个 Cell，分别存储这 4 个 bit。为了实现这一点，DRAM 内部通常采用 多个位平面（Bit Plane） 并行工作的组织方式。
每个位平面都是一个独立的 二维 Cell 阵列，其中的每个 Cell 存储 1 bit 数据。所有位平面具有完全相同的行、列结构，并共享相同的 行地址（Row Address） 和 列地址（Column Address）。
当访问某个地址时，控制器利用相同的行地址和列地址，在所有位平面中同时选中对应位置的 Cell。每个位平面分别读出（或写入）1 bit 数据，最终组合成该地址对应的 4 bit 数据。
需要区分两个概念：
DRAM 对外提供的是可寻址地址（Address）。
为了提高存储密度，DRAM 将每个 bit 的存储单元组织成二维 Cell 阵列。访问某个地址时，控制器首先将地址划分为 行地址（Row Address） 和 列地址（Column Address），利用这两部分地址在所有 Cell 阵列中同时选中相同位置的 Cell。
假设每个 Cell 阵列共有 行、 列，则：
因此，一个可寻址地址共需要
位。
这里的 行地址（Row Address） 和 列地址（Column Address） 是 DRAM 芯片内部 用于定位数据的位置，并不是 CPU 发出的主存地址。
CPU 访问的是整个主存空间中的 物理地址，而 内存控制器 会将该地址转换为 DRAM 内部使用的行地址和列地址，再完成数据访问。因此，教材中讨论 DRAM 时通常只关注 DRAM 内部的地址组织方式，而不涉及 CPU 地址到 DRAM 地址的映射过程。
一种典型的实现方式可以理解为由 4 个位平面（Bit Plane） 组成，每个位平面都是一个独立的 Cell 阵列，负责存储其中 1 bit 数据。
若每个位平面都组织为：
则：
访问某个地址时，控制器首先根据地址得到对应的 行地址 和 列地址，然后利用相同的行地址和列地址，同时访问 4 个位平面中对应位置的 Cell。每个位平面分别读出（或写入）1 bit 数据，最终组合成该地址对应的 4 bit 数据。
因此，对于 64K × 4 bit 的 DRAM：
如果将完整地址一次性送入上述 DRAM 芯片，就需要设置 16 根地址引脚。
但是，DRAM 芯片通常容量较大。如果每一位地址都使用一根独立引脚，芯片所需的引脚数量会很多，从而增加封装面积和制造成本。
为了减少地址引脚数量，DRAM 通常采用 行列地址复用（Address Multiplexing）：
使用同一组地址引脚，先传送行地址，再传送列地址。
地址访问过程如下：
因此，行地址和列地址虽然使用相同的引脚传输，但会在不同的时刻分别送入。
采用行列地址复用后，DRAM 所需的地址引脚数量约为：
当行地址位数和列地址位数相同时，只需要原来大约一半的地址引脚。
以前面的 64K × 4 bit DRAM 为例：
假设有一个 16M × 4 bit 的 DRAM 芯片，共有：
个可寻址位置，每个地址可以读写 4 bit 数据。
如果将这些地址组织为：
由于：
因此：
如果不采用地址复用，需要 24 根地址引脚；采用行列地址复用后，只需要 12 根地址引脚。
这 12 根地址引脚首先传送行地址，随后再传送列地址。
SRAM 内部通常也会将存储单元组织成二维阵列，并使用 行译码器 和 列选择电路 访问具体的存储单元。因此，从内部结构来看，SRAM 同样存在行、列的划分。
但是，普通 SRAM 芯片一般 不采用 DRAM 式的行列地址分时复用。
SRAM 通常会在地址引脚上一次性接收完整地址：
也就是说，SRAM 和 DRAM 的区别不在于内部是否存在行列结构，而在于 外部地址的传输方式：
| 存储器 | 内部组织方式 | 外部地址传输方式 |
|---|---|---|
| DRAM | 二维阵列，分为行和列 | 通常先传行地址，再使用同一组引脚传列地址 |
| SRAM | 二维阵列，分为行和列 | 通常一次性传入完整地址，由芯片内部拆分和译码 |
SRAM 一般不采用行列地址复用，主要有以下原因：
因此：
DRAM 的行列地址复用主要是为了减少芯片引脚数量，但会增加地址传输步骤；SRAM 通常一次性接收完整地址，以获得更低的访问延迟。
由于 DRAM 使用 电容器 保存数据，而电容会不断漏电，因此即使 CPU 完全没有访问某个存储单元，其中保存的数据也会随着时间逐渐消失。
为了保证数据正确，内存控制器（Memory Controller） 必须在规定时间内，通常是几十毫秒内，保证 每一行 至少被刷新一次。
所谓 刷新（Refresh），本质上是读取一行存储单元中的数据，并利用感应放大器将这些数据重新写回，从而恢复电容器中的电荷。
由于 DRAM 的存储阵列按行和列组织，同一行上的所有存储单元共享一条字线，因此刷新操作也是 按行进行的。一次刷新会恢复整行存储单元中的电荷，而不是逐个存储单元进行刷新。
刷新期间，被刷新的存储体不能正常提供读写服务，因此不同的刷新策略会直接影响 DRAM 的访问性能。
DRAM 常见的刷新方式包括：
三种刷新方式在时间轴上的 CPU 等待窗口对比如下图所示：
它们的特点如下：
| 特征 | 集中刷新 | 分散刷新 | 异步刷新 |
|---|---|---|---|
| 刷新方式 | 在一段时间内连续刷新所有行 | 刷新与正常访问逐周期交替 | 每隔一定时间刷新一行 |
| CPU 等待 | 等待时间长，但集中出现 | 每次等待时间短，但非常频繁 | 等待时间短，并且均匀分布 |
| 对性能影响 | 存在明显的停止访问时间 | 持续占用部分存储周期 | 通常比前两种方式更加均衡 |
| 控制复杂度 | 低 | 中 | 较高 |
| 典型特点 | 存在“死时间” | 没有长时间停顿，但刷新频繁 | 集中刷新与分散刷新的折中 |
| 特性 | DRAM | SRAM |
|---|---|---|
| 存储单元 | 1 个晶体管 + 1 个电容器（1T1C） | 4～6 个晶体管组成的触发器 |
| 数据保持方式 | 使用电容器保存电荷 | 使用触发器保持状态 |
| 是否需要刷新 | 需要定期刷新 | 无需刷新 |
| 内部阵列 | 通常采用二维行列阵列 | 通常也采用二维行列阵列 |
| 外部地址输入 | 通常采用行列地址复用 | 通常一次性输入完整地址 |
| 访问速度 | 较慢 | 更快 |
| 集成度 | 高 | 较低 |
| 成本 | 低 | 高 |
| 容量 | 大 | 小 |
| 典型应用 | 主存、显存 | CPU Cache、寄存器文件 |
ROM（Read-Only Memory，只读存储器）是一类 非易失性（Non-Volatile） 存储器，断电后仍能保存数据，主要用于存放系统启动程序、固件（Firmware）以及其他长期不需要频繁修改的数据。
虽然名称叫做 只读存储器（Read-Only Memory），但这里的"只读"是相对于 正常工作状态 而言的。
因此，现代教材中的 ROM 更准确地理解为 非易失性存储器，而不是绝对不能写入的存储器。
ROM 最典型的用途是存储 固件（Firmware）。固件是直接嵌入硬件中的底层程序，负责设备初始化和基本控制。例如：
| 特征 | RAM（随机存取存储器） | ROM（只读存储器） |
|---|---|---|
| 易失性 | 易失性，断电后数据丢失 | 非易失性，断电后数据仍保留 |
| 读写能力 | 可随机读、随机写 | 可随机读，一般不能在运行过程中随机写 |
| 数据修改 | 可频繁修改 | 一般很少修改，需要专门方式写入 |
| 访问速度 | 较快 | 通常慢于 RAM |
| 用途 | 存放正在运行的程序和数据 | 存放固件、启动程序、固定数据 |
| 容量 | 一般较大 | 一般较小 |
需要注意：
RAM 和 ROM 都支持随机存取（Random Access），区别并不在于是否能够随机访问，而在于 是否能够方便地写入以及是否断电保存数据。
主要了解下面几种 ROM。
MROM（Mask ROM，掩膜 ROM）是在芯片制造过程中直接写入数据的 ROM。
其内容在出厂后便无法修改，因此成本低、可靠性高，适合大批量生产。
PROM（Programmable ROM，可编程 ROM）允许用户在出厂后 写入一次数据。
一旦完成编程，就无法再次修改，因此又称 一次性可编程 ROM（OTP，One-Time Programmable）。
EPROM（Erasable Programmable ROM，可擦除可编程 ROM）可以通过 紫外线照射 将整个芯片中的数据全部擦除，然后重新写入。
其特点是：
早期 PC 的 BIOS 芯片曾大量采用 EPROM。
EEPROM（Electrically Erasable Programmable ROM，电可擦除可编程 ROM）使用 电信号 完成擦除和写入，不再需要紫外线。
相比 EPROM：
Flash Memory（闪存） 是 EEPROM 的一种改进形式，也是现代最广泛使用的非易失性存储器。
与 EEPROM 相比：
目前大量设备都采用 Flash 存储，例如：
可以，加一个 Note，这也是很多教材容易让初学者困惑的地方。
在现代计算机体系结构中，ROM（Read-Only Memory）已经不再表示"绝对不能写"的存储器，而是泛指非易失性（Non-Volatile Memory，NVM），即断电后仍能保存数据的存储器。
从历史上看，最早的 ROM 在制造完成后内容便固定，用户无法修改，因此称为 Read-Only Memory。后来出现了 PROM、EPROM、EEPROM，以及今天广泛使用的 Flash Memory，它们都能够重新写入数据，只是写入速度较慢、需要特殊的擦除操作（按字节或按块擦除），因此仍然沿用了 ROM 这一名称。
因此，Flash 在广义上属于 ROM（非易失性存储器），但它并不是严格意义上的"只读"存储器，而是一种可擦除、可重新编程的 ROM。现代 SSD、U 盘、SD 卡、手机存储以及 BIOS/UEFI 芯片，都是以 Flash 为存储介质。
CD-ROM（Compact Disc Read-Only Memory，只读光盘）是一种光盘存储设备。
数据在生产过程中一次性写入，用户不能修改，只能读取，因此属于典型的只读存储介质。
其特点包括：
需要注意，CD-ROM 属于外存（辅助存储器），而前面介绍的 MROM、PROM、EPROM、EEPROM、Flash 都属于 半导体 ROM。
多模块存储器（Multi-module Memory）是指利用多个结构相同的存储模块（或存储芯片）共同构成一个主存系统。
采用多个存储模块主要有两类目的：
虽然这两类技术都使用多个存储模块，但它们的设计目标完全不同：
因此，本节也将分别介绍这两类技术。
在介绍单体多字存储器之前，需要先明确一个概念。
通常情况下，一个地址只能对应一个存储字（Word）（这里假设采用 按字编址）。例如，一个字长为 32 位 的存储器：
| 地址 | 数据 | 地址 | 数据 | 地址 | 数据 | 地址 | 数据 |
|---|---|---|---|---|---|---|---|
| 0 | Word0 | 1 | Word1 | 2 | Word2 | 3 | Word3 |
CPU 每发出一个地址，只能读出 一个字（32 位）。
单体多字存储器 则是在一个地址下，同时存放多个连续的存储字。
假设每个字仍然为 m 位，但每个地址对应 n 个连续的字，则：
| 地址 | 数据 |
|---|---|
| 0 | Word0、Word1、Word2、Word3 |
| 1 | Word4、Word5、Word6、Word7 |
| 2 | Word8、Word9、Word10、Word11 |
例如，当 n=4 时，CPU 发出一次地址访问，就能够一次读出 4 个连续的字（共 4m 位）。
因此：
这种方式本质上是扩大一次访问的数据宽度，而不是让多个存储模块并行处理不同的访问请求。
由于单体多字存储器一次返回的是 固定连续的 n 个字，因此它只能提高顺序访问时的数据传输效率，对于多个独立地址的访问无法提高并行性。
考试中一般只需了解其基本思想即可，真正的重点是 多体交叉存储器，它利用多个存储模块并行工作来提高主存的访问带宽。
在 多体交叉存储器 的设计中，为了提高存储系统的并行性和带宽，常采用 交叉编址 的方式将主存划分为多个 存储体（memory bank）。根据地址在各存储体之间的分布方式，交叉编址又分为 高位交叉编址 和 低位交叉编址 两种。
在 高位交叉编址 中，地址的高位 用于选择 存储体，低位 表示在该存储体中的偏移地址。
例如：若系统有 4 个存储体，地址空间大小为 4n，则：
也就是说，一整个存储体连续存储一段地址空间，相邻地址数据往往在同一个存储体中。如下图所示：
由于这种方式下，相邻数据集中在一个存储体中，多个存储体无法并行工作，而是 串行工作：
这种串行访问的结构较为简单，适用于对并行性能要求不高的场景，但 无法提升带宽或访问效率，无法发挥出多体结构的优势。
高位交叉编址 尽管名称中带有"交叉"，但实际上地址在各存储体之间是按连续区间分布的，因此不少教材也称其为 高位连续编址。
国内《计算机组成原理》教材（如唐朔飞、白中英、王道等）通常都是这样分类：
多体存储器
- 高位交叉编址
- 低位交叉编址
这里的"交叉"实际上指的是：
多体存储器的一种编址方式
而不是说数据一定是交替存放的。
在 低位交叉编址 中，地址的低位 用于选择 存储体，高位 用于标识该存储体内的偏移地址。
以 4 个存储体为例，地址 0~3 分别对应 M0、M1、M2、M3，地址 4~7 也分别映射到 M0~M3，以此类推。这样就实现了 相邻地址分散存储在不同存储体中 的效果：
在这种方式下，多个存储体可以 并行工作，大大提高了访问效率。但为了支持并行，每个存储体 都需配备自己的地址寄存器和数据寄存器，如下图所示：
在 低位交叉编址 中，相邻地址的数据分布在不同的存储体中，因此多个存储体可以交替处理连续的访存请求。这种工作方式与 指令流水线 十分相似，可以显著提高主存的访问带宽。
要理解低位交叉存储器为什么能够实现这种并行访问，首先需要了解 存储周期 的概念。
存储周期 是指某个存储体从开始一次读/写操作，到能够再次接受下一次访问请求所需要的最短时间。
例如，一个存储体的存储周期为 40 ns，意味着：
如果系统只有 一个存储体，那么 CPU 连续访问相邻地址时，就必须等待该存储体完成当前访问后才能开始下一次访问，因此连续两次访存之间的最短间隔就是 存储周期。
而在 低位交叉编址 中，连续地址会被轮流分配到不同的存储体。例如对于四体交叉存储器：
这样，当 M0 正在执行一次访存时，CPU 可以立即向 M1、M2、M3 发起新的访存请求，而无需等待 M0 完成。当再次轮到访问 M0 时，它通常已经完成了上一轮访问，因此不会发生冲突。
设主存共有 个存储体，每个存储体的存储周期为 ，则在理想情况下，系统可以实现：
也就是说：
因此，整个主存系统可以平均每 秒连续输出一个字的数据，主存带宽相比单体存储器提高了约 倍。
这种并行访问之所以能够实现，是因为一次访存过程实际上可以 划分为多个阶段。为了便于分析，通常将一次读取操作抽象为三个阶段：
由于不同存储体相互独立，当一个存储体仍处于 阶段时，CPU 已经可以开始向另一个存储体执行 。于是多个存储体的不同阶段便可以相互重叠执行，其执行过程与指令流水线十分相似。
假设 CPU 的时钟周期为 ，其中：
则对于四体交叉存储器，连续读取八个字的数据时，其流水线执行过程如下图所示：
可以看到，虽然每个存储体仍然需要较长的存储周期才能完成一次访问，但多个存储体的访问过程彼此交错、重叠执行，因此主存能够持续不断地向 CPU 输出数据，从而显著提高整体的吞吐率。
在设计计算机存储系统时，单个存储芯片的容量和字长往往无法直接满足系统需求。例如，CPU 可能要求主存具有更大的存储容量，或者一次能够读写更宽的数据，而单个存储芯片只能提供有限的 存储字数 和 字长。因此，需要将多个存储芯片按照一定方式组合起来，构成满足要求的主存，这一过程称为 主存容量的扩展。
设某存储芯片具有：
则该存储芯片可表示为：
即共有 个存储单元，每个存储单元存放 数据。
根据扩展目标的不同，主存容量扩展主要分为三种方式：
主存扩展和多体交叉存储器有什么关系
多体交叉存储器 和 主存扩展 都需要使用多个存储模块（或存储芯片），因此都会涉及 高位编址 和 低位编址 的地址分配方式。但两者的设计目标完全不同：
由于地址映射方式相同，因此主存扩展中也可以借用前面介绍的 高位编址 和 低位编址 来理解：
位扩展 是指：在 存储字数不变 的前提下，增加每个存储字的 位数，也就是扩展存储器的 字长。
例如，要用若干片 的存储芯片构成 的存储器：
因此，存储字数没有变化，只是每个存储字从 扩展到 ，这就是 位扩展。
需要的芯片数量为：
也就是说，需要 4 片 的芯片并行工作，共同组成一个 的存储器。
由于是 位扩展，所以 4 片芯片在逻辑上对应同一个地址范围。CPU 每访问一个地址，4 片芯片都要同时被选中：
因此，一次访问时：
这样，4 片芯片并行输出，就能共同组成一个 的存储字。
需要注意的是，如果目标存储器按 字节编址，那么 的存储器总容量为：
所以 CPU 需要 根地址线，即 。
但是，每片 的芯片内部只有 个存储单元，因此只需要：
根地址线。
由于目标存储器每个存储字为 ，CPU 地址中的低两位 用来表示一个 32 位字内部的 4 个字节偏移，因此不接入芯片地址端。
所以，芯片实际使用的地址线是：
也就是说：
需要注意的是，位扩展只是多个芯片共同组成同一个存储字，并不是一次返回多个连续的存储字，因此与单体多字存储器不同。CPU 一次访问仍然只读出一个 Word，只不过这个 Word 的位数变宽了。
字扩展 是指：在 每个存储字位数不变 的前提下，增加存储器的 存储字数，也就是扩展存储器的地址范围。
例如，要用若干片 的存储芯片构成 的存储器：
因此，存储字长没有变化，只是存储字数从 扩展到 ，这就是 字扩展。
需要的芯片数量为：
也就是说，需要 4 片 的芯片分别负责不同的地址范围。
目标存储器共有 个地址单元，因此需要：
根地址线，即 。
每片 芯片内部有 个存储单元，因此每片芯片内部寻址只需要：
根地址线。
所以：
由于 4 片芯片分别对应 4 个连续的 地址空间，所以高两位地址可以区分这 4 片芯片：
| 高位地址 | 被选中的芯片 | 地址范围 |
|---|---|---|
| 第 1 片 | ||
| 第 2 片 | ||
| 第 3 片 | ||
| 第 4 片 |
因此，在 字扩展 中：
字位扩展 是指：同时扩展存储器的 存储字数 和 存储字长。
也就是说，目标存储器相比原存储芯片：
例如，要用若干片 的存储芯片构成 的存储器：
因此，这里既要把存储字数从 扩展到 ，又要把字长从 扩展到 ，所以属于 字位扩展。
需要的芯片数量为：
可以把这 4 片芯片分成两组：
也就是说：
其中：
目标存储器容量为：
如果按 字节编址，则 CPU 需要：
根地址线，即 。
每片 芯片内部有 个存储单元，因此每片芯片内部寻址需要 14 根地址线。
由于目标存储器每个存储字为 ，所以最低位地址线 用来表示一个 16 位字内部的字节偏移，不接入芯片地址端。
因此，芯片内部地址线使用：
高位地址线 用来区分两组芯片，产生片选信号：
| 高位地址 | 被选中的芯片组 | 地址范围 |
|---|---|---|
| 第 1 组 | 前 个 16 位字 | |
| 第 2 组 | 后 个 16 位字 |
每组内部的两片芯片并行工作：
因此，在 字位扩展 中：
机械硬盘（Hard Disk Drive, HDD）是一种使用磁性存储介质来存储和读取数据的非易失性存储设备，广泛应用于计算机和数据存储系统中。
为了理解机械硬盘是如何存储数据的，需要先了解硬盘的物理结构以及几个基本概念：
机械硬盘的数据组织层次可以总结为：
硬盘
└──盘片（Platter）
└──盘面（Surface）
└──磁道（Track）
└──扇区（Sector） ← 最小物理读写单位（512B 或 4KB）
当磁盘驱动器访问磁盘中的数据时，需要根据 CHS 地址（Cylinder-Head-Sector Address，柱面 - 磁头 - 扇区地址） 定位到目标扇区。
CHS 地址由 柱面号（Cylinder Number）、磁头号（Head Number） 和 扇区号（Sector Number） 三个字段组成，它们共同唯一标识磁盘上的一个物理扇区：
柱面号（Cylinder Number）：目标扇区所在的柱面
若需要对所有柱面进行二进制编码，则至少需要：
磁头号（Head Number）：目标扇区所在的盘面（对应具体磁头）
若需要对所有盘面进行二进制编码，则至少需要：
扇区号（Sector Number）：目标扇区在目标磁道上的编号
若需要对所有扇区进行二进制编码，则至少需要：
一个磁盘通常由多个盘片组成，每个盘片有两个盘面，每个盘面对应一个磁头。每个盘面划分为多个同心圆磁道，每条磁道又划分为若干个扇区。
访问数据时，磁头首先移动到目标柱面，然后选择对应盘面的磁头，待目标扇区旋转到磁头下方后，即可开始读取或写入数据。
假设一个磁盘有 1000 个柱面、4 个盘面、32 个扇区/磁道：
因此，一个 CHS 地址需要 17 位 才能唯一表示该磁盘上的任意一个扇区。
例如，C = 500、H = 2、S = 15 表示第 500 个柱面、第 2 个盘面上的第 15 个扇区。磁盘驱动器根据该 CHS 地址即可精确定位到对应的物理扇区。
平均存取时间是磁盘完成一次读写操作的平均耗时，由 寻道时间（Seek Time）、旋转延迟（Rotational Latency）和 传输时间（Read/Write Time）这三部分构成：
平均存取时间的计算公式为：
数据传输率 表示磁盘每秒向主机传输数据的字节数，反映硬盘的读写速度。假设磁盘转速为 传/秒，每条磁道容量为 字节，则数据传输率 为：
是否每条磁道的扇区数量都一致？
早期 CHS 时代，为了简化控制器设计，每个磁道通常划分为相同数量的扇区。
后来出现了 Zone Bit Recording（ZBR） 技术，由于外圈磁道周长比内圈更长：
外圈磁道可以容纳更多扇区； 内圈磁道容纳较少扇区。
RAID 全称为 独立磁盘冗余阵列（Redundant Arrar of Independent Disks）
由于磁盘存储介质数据的可靠性容易受到环境影响，而发生数据错误的代价非常大，因此需要考虑存储的容灾与恢复。
RAID 将多个独立的物理磁盘组成一个独立的逻辑盘，数据在多个物理盘上分割交叉存储、并行访问，具有更好的存储性能、可靠性和安全性。
RAID 的实现涉及以下核心技术：
常见 RAID 等级如 RAID1（镜像）、RAID5（条带化 + 奇偶校验）、**RAID6（双重奇偶校验）**等在性能与容错能力之间做出不同权衡。
固态硬盘（Solid State Drive, SSD）是一种使用闪存（NAND Flash）作为存储介质的非易失性存储设备，与传统机械硬盘（HDD）相比，SSD 在性能、耐用性和能效等方面具有显著优势。SSD 具备以下特点：
以下是从多个维度对 SSD 和 HDD 进行的详细对比：
| 特性 | SSD（固态硬盘） | HDD（机械硬盘） |
|---|---|---|
| 存储介质 | 闪存（NAND Flash） | 旋转盘片 + 磁头 |
| 机械部件 | 无，纯电子存储 | 有，盘片、磁头、机械臂等 |
| 读写速度 | 极快（500 MB/s 至 7000 MB/s，视接口而定） | 较慢（100-200 MB/s） |
| 随机访问时间 | 极低（0.1 毫秒以下） | 较高（5-10 毫秒） |
| 耐用性 | 抗震抗摔，无机械故障风险 | 易受震动、摔落影响，机械故障风险较高 |
| 噪音 | 无噪音 | 有盘片旋转和磁头移动的噪音 |
| 重量与体积 | 轻薄，适合移动设备 | 较重，体积较大 |
| 碎片化问题 | 无需碎片整理 | 需定期碎片整理以维持性能 |
| 适用场景 | 系统盘、高性能计算、移动设备 | 大容量存储、备份、成本敏感场景 |
这个没必要多说了，408 中绝对的重点，每年都必考而且占分值很多，cache 和 虚拟页式存储器 在 计算机组成原理/操作系统 中的地位就是 耶路撒冷 在西方的地位。
一整章都是重点，映射方式、地址结构、写策略等都务必 深入 掌握。
缓存 是一种临时存储数据的硬件或软件组件，旨在加快后续对该数据的访问速度。当您请求数据时，计算机会先检查 缓存 中是否存在该数据。如果存在（称为 “缓存命中”，Cache Hit），则可以直接从 缓存 中获取数据，而无需访问内存，从而节省时间和资源。如果 缓存 中不存在该数据（称为 “缓存未命中”，Cache Miss），则需要从内存获取数据，并将其存储在 缓存 中，以备将来使用。
缓存（cache）是计算机系统中的一种用于加速数据访问的技术，其原理是在高速存储介质中暂时存储常用数据，以便更快地满足后续的访问请求。
缓存 对于程序执行的加速主要来自于 计算机程序 的 时间局部性（Temperal Locality）和 空间局部性（Spatial Locality）：
时间局部性指的就是 “刚刚用过的数据，很可能很快又会被用到。
这种特性常见于 循环结构和频繁访问的变量，例如循环中的计数器或者经常读取的配置值：
int sum = 0;
int arr[1000];
// 初始化数组
// ....
// 访问同一个变量 i 很多次
for (int i = 0; i < 1000; i++) {
sum += arr[i]; // 访问 arr[i]
sum += arr[i]; // 再次访问 arr[i]
}
在 缓存 设计中，利用 时间局部性 意味着一旦数据被加载到 缓存 中，它应该在那里保留一段时间，因为很可能很快会再次需要它。
如果一个数据项被访问，那么存储在其附近的数据项也很可能在不久的将来被访问。
这种特性在数组遍历或结构体访问时尤为明显，因为这些数据元素通常在内存中是连续存储的。
利用 空间局部性 的 缓存 设计会在访问一个数据项时，同时把它附近的数据也加载到 缓存 中，因为这些数据很可能在接下来的操作中被用到。
Cache block（缓存块），是计算机系统中用于存储的最小数据单元，它是 缓存 中的一个固定大小的数据块。每个 缓存块 包含一定数量的字节或字（通常是 2 的幂次方个字节），并用于存储从 主存（或更低级别的 缓存）中加载的数据。
cache block 的目的是为了方便对于 主存（main memory）数据的 缓存，主存块 的大小与 缓存块 大小一致，这样就可以将 缓存块 和 主存块 对应起来。
cache 中的存储空间可以被分为若干个 cache 块，主存 也可以被分为若干个 主存块，主存 和 cache 间的数据置换是以 块 为基本单位的。
这可以和页式内存进行类比，虚拟内存和物理内存都被分为若干个页面，物理内存空间的置换以 页面 为基本单位。
缓存块的大小？
Cache block 的大小在不同计算机体系结构中可以有所不同，通常以字节（bytes）或字（words）为单位来表示。典型的 缓存块 大小可以是 32 字节、64 字节、128 字节等。较大的 缓存块 可以容纳更多的数据，提高了数据的局部性，但在某些情况下，较小的 缓存块 可能更适合，特别是对于小规模的数据访问。
Cache 的容量远小于主存，而主存中的任意一个数据块在程序运行过程中，都有可能被调入 Cache。 因此，体系结构必须回答一个核心问题：
当某个主存块需要进入 Cache 时，它可以（或应该）放到 Cache 的哪个位置？
这个从 主存块 → Cache 块 的对应规则，就称为 映射方式（Mapping）。
从抽象角度看，映射本质上定义了三件事：
不同的映射方式，本质上就是在 命中率、访问速度、硬件复杂度 三者之间做不同取舍。
按照“一个主存块能映射到多少个 Cache 块”这一自由度的不同，常见的映射方式可以分为：
下面我们从最简单、硬件代价最低的直接映射开始分析。
在 直接映射（directed mapped）缓存 中，每个 主存块 只能映射到缓存中的 一个特定缓存块。这意味着每个 主存块只有一个缓存块可以存储它。
主存块号 映射到缓存块号的计算公式为：
其中：
假设我们有一个 256KB 的缓存，其中每个缓存块是 64B，对于直接映射的 cache：
256KB / 64B = 4096 个 缓存块。10000 % 4096 = 1808 个 缓存块。在 全相联缓存（full associative）中，主存 中的任何块可以映射到缓存中的 任意缓存块。
其映射关系可表示为：
或更形式化地描述为：
其中 为缓存总行数。
由于这种映射关系不是唯一的，而是任意的，所以在根据物理地址去访问 cache 的时候，需要通过 遍历所有 cache 行 来判断是否命中。
如果 cache 的所有行都是满的，新的数据会根据某种 替换策略 来替换 cache 中的某一个 cache 块。
假设我们有一个 256KB 的缓存，其中每个缓存块是 64B，对于全相联映射的 cache：
256KB / 64B = 4096 个 缓存块。0 到第 4095 个缓存块都可以存储该主存块。4096 个 缓存块 中的某一个。组相联缓存（set associative 或 group associative）是 直接映射缓存 和 全相联缓存 之间的一种 折中方案。它将缓存块分为多个 组，每个组包含多个缓存块。主存块可以 映射到组中的任意一个缓存块。
当我们说一个缓存是 N 路组相连 的，意味着缓存被分为多个 组，每个 组 有 N 个 缓存块（N 路）。这样，当一个内存地址被映射到一个特定的组时，它可以放在该 组的任何一个缓冲块（一路）上。
如果一个组是满的，新的数据会根据某种 替换策略 来替换组中的一个 缓存块。
N 路组相联表示一个 组中有 N 个 cache 块，而不是 cache 中一共有 N 个组。
组相联映射中，主存块地址到缓存组索引的计算公式为：
其中：
假设我们有一个 256KB 的 缓存，其中每个 缓存块 是 64B，我们希望有 4 路组相联的组织。
256KB / 64B = 4096 个 缓存块。4096 / 4 = 1024 个 组。10000 % 1024 = 784 个 组，可能对应组内的任何一个 缓存块。下图展示的是一个 二路组相联 Cache 的结构示意图。
访问时，物理地址中的 组号（index） 用于定位到 Cache 中的某一 组。该 组 包含两个 Cache 块，每个块有 valid 位 和 tag 字段。
地址中的 tag 会同时送入两个 比较器，分别与组内两个块的 tag 进行匹配，并结合 valid 位 判断是否命中。
如果命中，选择器（multiplexer）根据比较结果，从两个块中选出正确的数据输出给处理器。若都未命中，则访问 主存。
🔧 比较器与选择器的作用全相联 Cache
➡️ 优点：命中率高
➡️ 缺点：比较器数量多，硬件复杂，延迟高
直接映射 Cache
➡️ 优点：硬件简单，速度快
➡️ 缺点：容易发生冲突，命中率低
小结表：
| 映射方式 | 比较器个数 | 是否需要选择器 | 硬件复杂度 | 命中率 |
|---|---|---|---|---|
| 直接映射 | 1 | 否 | 低 | 低 |
| 组相联（n 路） | n | 是 | 中 | 中等 |
| 全相联 | Cache 行数个 | 是 | 高 | 高 |
假设 cache 有 M 个 cache 块，对于块号为 k 的 主存块：
k % M 的 cache 块k % (M / m) 的 cache 组 中的任意一个 cache 块| 特点 | 直接映射缓存 | 全相联缓存 | 组相联缓存 |
|---|---|---|---|
| 主存块到缓存块的映射关系 | 固定的 | 任意的 | 组内任意 |
| 硬件复杂度 | 较低 | 高 | 介于两者之间 |
| 查找速度 | 快 | 相对较慢 | 介于两者之间 |
| 成本 | 低 | 高 | 介于两者之间 |
| 性能优点 | 简单、低成本 | 无缓存冲突、高性能 | 较低的缓存冲突，性能适中 |
Cache 关联度（associativity）描述的是一块 主存地址 可以被映射到 缓存 中多少个不同的位置（cache lines）。
根据上面提及的 映射方式对比 可知关联度对比：
全相联 > 组相联 > 直接映射
更高的关联度意味着 缓存冲突 减少，命中率 提高。但是另一方面，硬件开销（比较器、替换策略复杂度）和访问延迟增加。所以关联度选择需权衡性能与成本。
当给定一个 物理地址 时，Cache 的访问过程可以抽象为三个连续的问题：
因此，从 “硬件判定流程” 的角度，物理地址在逻辑上可划分为以下三部分：
总结一下三种映射方式的块匹配字段的计算方法：
具体而言，给定一个物理地址，访问 Cache 时的各个字段的对应方式如下图所示：
其中 块内偏移、cache 块号（直接映射）、cache 组号（组相联映射）的位数可以直接根据 cache 的参数计算出来，Tag 字段的位数需要通过物理地址的位数减去其他字段的位数来得到。
cache 存储的内容大体上来说可以分为 数据 和 元数据 这两个部分：
cache 的存储结构可以理解为一张表：
其中字段的含义与 页表 近似，下面列出了：
cache 的存储结构依照具体的题目，在某些题目中 脏位、访问位 不用考虑，如果需要计算 cache 的容量，需要注意这一点。
块替换算法适用于 全相联映射 和 组相联映射，因为在这两种组织方式中，同一主存块可能被 多个 cache 块 中的任意一个所缓存；因此当需要把新块写入时必须决定把哪一个已有的 cache 块淘汰。而在 直接映射方式 中，主存块只能对应唯一的 一个 cache 块，如果发生冲突，直接用新块覆盖该 cache 块即可，无需额外的替换算法。
cache 块替换与命中判定过程（以组相联/全相联为例）：
valid=1 且 tag 匹配，则发生 cache 命中，访问结束。valid=0 的块，则选择其中一个空闲块，将主存块加载到该块中，并设置 valid=1、更新 tag；valid=1，则根据 块替换算法（如 LRU、FIFO、随机等）选择一个块进行淘汰，并写入新主存块。当 CPU 访问某个物理地址而在 cache 中未命中时，需要把该地址所在的 主存块 调入 cache。如果该 主存块 映射到的 cache 块（即同一路径或同一个集合）已经全部占满，就必须在这些已占用的 cache 块 中挑选一个进行替换。常用的替换策略有 FIFO（先进先出）、LRU（最近最少使用）、LFU（最不经常使用）等。
这套思路与操作系统中的页面置换算法本质相同，详情请参见 页面置换算法。
为了实现不同的替换算法，cache 通常需要额外保存一些访问信息（元数据），这些信息通常称为 访问位（reference） 或 替换信息。访问位的位数并不是固定的，而是取决于采用的替换算法。
常见情况如下：
| 替换算法 | 每个 cache 行需要保存的信息 | 位数 |
|---|---|---|
| Random | 无 | 0 |
| FIFO | 通常由整个组维护顺序信息，不需要每个 cache 行保存 | 0 |
| Clock | 访问位（Reference） | 1 位 |
| Enhanced Clock | Reference + Dirty | 1 位访问位 + 1 位脏位（脏位本来就可能存在，不完全算新增） |
| LRU（教材实现） | 最近使用顺序 | 位 |
| LFU | 访问次数计数器 | 若干位（由实现决定） |
例如：
在 计算 Cache 容量 时，如果题目要求将 访问位 计算在内，应根据采用的 块替换算法 来确定其位数。
例如：
考试中若未特别说明，一般默认 LRU 按教材实现，即每个 cache 行设置 log₂(组相联度) 位访问位。
因为 cache 实际上存储的是主存的一个小副本，所以对于写操作，就需要考虑两者间的数据一致性的问题。
cache 的写策略代表当我们对某个物理地址上的数据进行写入时，应该如何写入对应的存储单元，以及如何协调 cache 和 主存之间的 数据一致性，写策略按照地址查询是否命中 cache 可以分为四种方式。
如果某次地址查询命中 cache，可以使用如下策略：
如果使用了回写法的话，就需要在 cache 中设置一个脏位。脏位用于记录这个 cache 块是否被写入过，如果被写入过，当这个 cache 块被替换时， 就需要写入到主存中。
可以看到，这种策略将多次 cache 写入合并为一个主存写入，对于写操作比较频繁的场景，其实很大幅度地提升了效率。
如果 没有命中 cache，也有如下策略：
命中 和 未命中 的方法常常通过如下方式一起使用：
方法的组合方式很容易被混淆，可以通过如下方式记忆：
虚拟存储器 是一种 计算机内存管理技术，它在 物理内存 和 磁盘存储 之间创建了一个抽象的、扩展的内存空间，以提供更大的可用内存容量。
设计核心 在于将 逻辑地址空间 与 物理内存 进行 解耦。程序在 编译和运行 时所看到的是一个连续、完整的虚拟地址空间，而实际上这些地址并不直接对应物理内存中的位置，而是通过 页表和TLB 进行映射。
物理内存（Physical Memory）指的是计算机系统中的实际硬件内存，即随机存取存储器（RAM）。
物理内存 是计算机直接用于存储和操作数据的地方，所有进程的数据和代码实际上都是存储在 物理内存 上。
当访问物理内存时，必须使用 物理地址，物理地址就是 物理内存 中每个存储单元的唯一编号
虚拟内存（Virtual Memory）是一种计算机系统内存管理技术，它使得进程可以认为自己拥有一个 连续且独立的内存空间，即使实际上 物理内存 可能不够用或者是分散的。
进程使用 虚拟地址 来访问内存中的数据和指令，而不需要了解 物理内存 的详细情况。进程使用虚拟地址去访问 虚拟内存，
当进程访问 虚拟内存 时，操作系统 会将 虚拟地址 转化为物理地址， 进而根据物理地址去访问 物理内存。
为了更灵活地管理内存，操作系统采用 页式虚拟存储器 的方式，将 虚拟地址空间 和 物理地址空间 都划分为大小固定的 页（Page）。程序运行时，并不需要将整个虚拟地址空间都加载到 物理内存 中，而是按需将部分 页面 载入内存，其余的页面保存在硬盘上。
当 CPU 发出一条内存访问指令时，地址转换机构 会找到对应的物理页框。如果发现该页面尚未加载到内存，就会触发 缺页中断。缺页中断交由操作系统内核处理，内核会判断该页面是否在磁盘的交换区或程序映像文件中，如果存在，就将其调入内存。如果内存已满，还需要根据 页面置换算法（如最近最少使用 LRU 或时钟算法）选择一个合适的页面换出到磁盘，再将新页面调入。整个过程对应用程序是透明的，它只会感知到一次访问延迟，而不会意识到内存与磁盘之间的交换。
这种机制不仅让 有限的物理内存 可以支持 更大规模的虚拟地址空间，还实现了多进程之间的 隔离与保护。每个进程都有自己的页表，彼此之间的虚拟地址不会直接冲突，从而避免了进程间的非法访问。同时，页式虚拟存储器还为实现内存共享提供了可能，比如多个进程可以将不同的虚拟页映射到同一个物理页框，用于共享代码段或数据。
在 页式虚拟存储器 中，虚拟内存空间 被划分为一个个 虚拟页面（VP，Virtual Page），物理内存空间 被划分为一个个 物理页面（PP，Physical Page）。
虚拟地址（VA, Virutal Address）被划分为 虚拟页面号（VPN，Virutal Page Number）和 页内偏移（Offset）这两个字段。
在使用 虚拟地址 去访问 虚拟内存 时，我们可以根据 虚拟页面号 找到该地址所在的 虚拟页面，在找到 虚拟页面 后，我们可以根据 页内偏移 找到该地址在 虚拟页面 内的偏移大小。
同理， 物理地址 （PA, Physical Address）被划分为 物理页面号（PPN，Physical Page Number）和 页内偏移（Offset）这两个字段。
在使用 物理地址 去访问 物理内存 时，我们可以根据 物理页面号 找到该地址所在的 物理页面，在找到 物理页面 后，我们可以根据 页内偏移 找到该地址在 物理页面 内的偏移大小。
需要注意和区分一下以下几个名词，它们具有相同的含义：
虚拟页面（Virutal Page）= 逻辑页面（Logical Page）
页框（Frame） = 物理页面（Physical Page）
CPU 中的 内存管理单元（Memory Management Unit，MMU）是计算机体系结构的重要组成部分，它负责 虚拟内存 到 物理内存 的地址映射和内存访问的控制。MMU 的主要功能包括：
很多同学会困惑： 页表是操作系统维护的，而地址翻译要查页表；但 MMU 又是硬件结构，那地址翻译到底是硬件还是软件完成的？
关键点在于：操作系统“提供规则和数据”，硬件“执行翻译过程”。
首先，页表并不是操作系统可以随意设计的数据结构。 页表的层级、每一项的位含义（如有效位、权限位、物理页号等），都由 CPU 架构规范（如 x86、ARM）严格定义。操作系统只是按照该规范，在内存中构造符合格式要求的页表。
其次，真正的地址翻译过程由硬件完成。 CPU 中的 MMU（Memory Management Unit） 在执行指令时，会自动根据当前页表基址寄存器（如 CR3），按架构规定的流程遍历页表（或通过 TLB 命中），将虚拟地址转换为物理地址。 这个过程对软件是透明的，不需要操作系统逐条参与。
因此可以总结为：
页表（page table）是操作系统维护的一张表，用于将 虚拟地址 转化为 物理地址，每个运行的进程都有自己 页表。
进程的 页表 存储在其内存空间中的 内核空间 中，详见进程内存空间。
在进程执行时，MMU 使用当前活动进程的 页表 来执行地址转换。
页表 的功能是将 虚拟页号 转换为 物理页号，进而实现地址翻译。
对于 单级页表 而言，只需访问一次 页表 即可实现 页面号 的翻译过程。
一个典型的 单级页表 结构如下图所示：